TW569418B - Low-capacitance electrostatic discharge protection apparatus and its manufacturing method - Google Patents

Description

569418 五、發明說明（l) ，去，ί:::有關於一種靜電放電保護裝置及其製造方 '可々於—種低電容靜電放電保護裝置及其製造方 法，了適用於射頻電路或系統中。 •年來在射頻的應用電路上，有大量的研究工作投 以；補金氧半導體(CM0S)技術來完全 統的 .Q , Λ 將會有許多的射頻應用之晶片上系 統（System-On-Chip ，简避ςηΓ、 e Λ ,^ - α. ^ ,簡稱S0C),是完全使用CMOS技術的 & / z $ 、、線數據機或家用系統自動化等等。舉例 來說’在豕用系統自動化中，其應用方式即是以使用 2· 4GHz頻道、有效距齙R八p> a々八I疋以便用 "尺内之無線傳輸媒介來取代家 中所有的有線傳輸媒介。因此， 可靠度問題變得十分重要因Λ ^類的應用中，元件的 在以CMOS之射頻應用電路中 之一就是元件之靜雷；^ Φ仅#以〜 丁』#反的瓶續 ^ ^ ^ ^ ^電保遵性此。靜電放電效應對次微 2 貝0已為業界熟知。由於CMOS對於靜電放 ::應非常敏感，因此在純_之射 ^中靜； 格的要求十分嚴格。性能及設計規 灼疋將靜電放電保濩網路整合於與元件所在之 上或是外加-靜電放電保護電路。標準的 Chip)靜電放電保護方式包括了對輸入二 入接腳及電源線之保護。這歧保蠖 j出、、及輸出 電晶體等所組成，可以使靜電：雷乂；糸Ϊ二極體、_ 1之静1：放電電流經由適當之放電路 〇503-864TWF(Nl) ； TSMC2002-0564 ； Vincent.ptd 第5頁 569418

徑流出而不會到達核心電路。在傳統⑶⑽之裝置中，如果 能夠適當地設計這些靜電放電保護網路，便可以提供足夠 的靜電放電保護性能。 第卜3圖顯示了三種用於CM〇s裝置中標準之靜電放電 保護裝置。 第1圖顯示了一閘極接地NMOS(ggnM〇s)之結構。其包 括一 P型矽基底11、絕緣隔離層丨2、N型源、汲極摻雜區 131、132、一P型摻雜區14及一閘極層15。p型摻雜區14將 p型基底電性耦接至一陰極（cathode)，而源極區131及閘 極層1 4亦共同電性耦接至陰極。汲極區丨3 2則電性耦接至 一陽極（anode)。 第2圖顯示了 一使用氧化層及多晶矽層定義之二極體、 結構。其包括了一P型矽基底21、氧化層22、一N型或是p 型井區23、在井區23中之N型摻雜區241及P型摻雜區242、 以及多晶矽層25。P型摻雜區242係做為二極體陰極而N型 推雜區241係做為陽極。 第3圖顯示了 一低電壓觸發矽控制整流器（L〇w Voltage Triggered Silicon Controlled Rectifier ^ 稱LVTSCR)。其包括一p型矽基底31、絕緣隔離層32、一由 N型源、汲摻雜區331、332及閘極層34形成之電晶體結 構、一P型摻雜區35、型井區36、及在N型井區36中之~ 型及P型摻雜區371、372。閘極層34、源極區33 !及？型摻 雜區35共同電性耦接至一陰極，而N型及p型摻雜區”工、 3 7 2則共同耗接至一陽極。

569418 五、發明說明（3) 上述二種標準靜電放電保護電路可以在所耦接之陽極 與陰極之間提供一條放電路徑。陽極與陰極可以是電源線 或輸出入接腳。 然而’由於靜電放電保護裝置之寄生電容與串聯電阻 會嚴重影響射頻電路之電性表現，因此上述之三種靜電放 電保護電路並不適於直接使用於射頻應用電路中。舉例來 說，對於使用2. 4GHz頻率之射頻電路來說，一個具有1ρρ 寄生電容值之靜電放電保護電路就相當於一個且^：66 〇阻 抗的負載，而一般適用於卜5GHz頻率之低雜訊放大器“Μ N〇1Se Amplifier)的輸入接腳電容值是小於1〇〇^的。 =，很明㈣，如果只是將傳統的標準靜電放電保 遵電路用於純CMOS之射頻電路中時，會使得射頻 之 性表現大幅降低。 俘述問題，本發明提供一種低電容靜電放電 ϋ ^造方法，可以適用於射頻電路或系統中。 之第一目的在於提供一種低電容靜電放電保護 -第二第.：ί底；一第一型井區’形成於該基底中； 兩：二電晶體’分別形成於該第-型井區之 曰二ϋ位於該基底且包圍該第-、第二電 日日體及第一型井區；以及一篦- 型井區中。其中摻雜區’形成於該第-區形態係非對稱。 及第一電晶體之汲極與源極 本發明之第二目的在於接 裝置之製造m括以2供—種低電容靜電放電保護 无匕括以下步驟：提供一基底；在該基底

569418 五、發明說明（4) 中形成一第 型 第一及第二電晶 與源極區形態係 該第二型護環包 及在該第一型井 井區；在該第一型 體，且每一該第一 非對稱 圍該第 在該基底 、第二電 本發明之第三目的在 裝置，包括：一 第一及 一第一型 區中形成一第二型 於提供一 第一型井 基底；一 兩側；一 晶體及第 型井區中 度約略與 源極區長 藉此 兩側形成 金屬矽化 夠降低其 使得本發 中。 第二型 第二電晶體，分別 護環，位於該基底 一第二型 ，每一該第一及第 Q寬度相等’而該 一型井區；以及 。其中 該源極 度。 ’本發 不對稱 層中形 寄生電 明之低 井區兩 及第二 上形成 晶體及 摻雜區 種低電 區’形 形成於 且包圍 摻雜區 二電晶 >及極區 側形成一第一型 型電晶體之汲極 護環， 區；以 一第二型 第一型井 容靜電放電保護 成於該基底中； 井區之 第二電 該第一 區之寬 小於該 該第一型 該第一、 ，形成於 體之汲極 之長度則 明利用低電壓觸發矽控制整流器中之閘極 之源、没極摻雜區且在p型摻雜區上方之 f斷層，不但可以具有低觸發電壓，還能 谷，[同時限制流經電晶體之電流大小。 電容靜電放電保護裝置極適用於射頻電路 以下，就圖式說明本發明 裝置及其製造方法之實施例。 實施例 ， 之一種低電容靜電放電保護

第4圖顯示了本發明 裝置之上視圖。直^έ 1中低電谷靜電放電伴古蔓 裝置之上視圖其係形成於—ρ型石夕基底η上包】y

569418 五、發明說明（5) 型護環42、一P型護環43、N型井區441、442及N型濃摻雜 區451、452、N型井區46、P型濃摻雜區47、N型源、汲極 481a、481b 及 482a、482b、閘極層49a、49b、以及在 P 型 濃摻雜區47上方形成之金屬矽化物層（Silicide iayer) 50 型源、沒極481a、481b及482a、482b、以及閘極層 491、492形成了兩個位於n型井區46兩側之電晶體結構而 被P型護環43包圍。P型護環43亦包圍了 N型井區441及 442。N型護環42則位於P型護環43之外側。 其中，特別注意的是，位於N型井區46兩側之汲極摻 雜區482a、482b與源極摻雜區481a、481b之形態為非對 稱。沒極摻雜區482a及482b之面積小於源極摻雜區481a、 481b ’其寬度W1約略與源極摻雜區48la、481之寬度W2相 等’但其長度L1較源極摻雜區481a、481之長度L2短。此 外，在P型掺雜區47上方之金屬矽化物層5〇中具有斷層 51，而將金屬矽化物層5〇分為5〇1、502及503三塊。金屬 石夕化物層501與503電性連接至汲極摻雜區482a&482b，而 金屬矽化物層5 0 2則電性連接至一銲墊（圖未顯示）。 第5圖顯示了第4圖中之低電容靜電放電保護裝置沿線 XX’切割之剖面圖。一銲墊53接收一靜電放電脈衝並將其 導入此低電谷靜電放電保護裝置。低電容靜電放電保護裝 置係形成於基底41上。兩個電晶體結構T1及12對稱設置於 N型井區46兩側，使得汲極摻雜區482a、482b鄰近N型井區 46。沒極摻雜區482a、482b與N型井區46相互分離而並不 接觸。N型井區46之面積不大且其接合面電容值小於

569418 五、發明說明（6) 0· 035pF。N型井區46之長度可以是〇· 5 到20 ，直較 但必需較

佳值為4· 32 /zm ;而其寬度可以是1到丨，較佳值為 //m αΝ型汲極摻雜區482a、482b之寬度亦可以*^,η〇〇 m’較佳值為30/zm;而其長度可以是1到10//[[1 U N型源極摻雜區481a、481b之長度短。 電晶體T1係由閘極層4 9 1、N型源、汲極摻雜區4 8丨a、 482a所組成。電晶體T2係由閘極層492、N型源’、汲極摻雜 區481b、482b所組成。P型護環43設置於靠近N型源極摻雜 區481a及481b — 側而包圍電晶體T1、T2及N型井區46。/p型 漢摻雜區47則位於N型井區46中，而形成一二極體結構。N 型汲極摻雜區482a、482b及P型濃摻雜區47共同電性連接 至銲墊53 ^ P型護環43及N型源極摻雜區4813及48115則共同 電性連接至低供應電壓Vss。 ^ Ρ型摻雜區47、Ν型井區46及Ρ型井區55/Ρ型基底41之 接合面共同形成一矽控制整流器結構之一部。為了說明簡 潔，此一矽控制整流器結構可以視為是由兩個矽控制整^ 器A及B所組成。矽控制整流器A提供了 一條自銲墊53至電 曰曰體T1源極4 8 1 a之電流路徑。同樣地，石夕控制整流器ρ提 供了一條自銲墊5 3至電晶體T 2源極4 8 1 b之電流路徑。藉由 這種分割兩條電流路徑之方式，可以將靜電放電保護性能 提昇兩倍。 石夕控整流*器A係連接於ρ型摻雜區47 型源極摻雜區 481a之間，並包括寄生pNp電晶體Qla、npN電晶體Q2a、 Q3a以及基體電阻Ria。寄生PNp電晶體以ρ型摻雜區47 _ 0503-864TW(Nl) ； TSMC2002-0564 ； Vincent.ptd 第10頁 五、發明說明（7) 做為射⑮，N型井區46做為基極，p型井區55做為集極 電晶體Q2a分別以電晶體n之源、汲極48u及“。做 1射極及集#，而以P型井區55做為基極。寄生_電晶體 Q3a以電晶體了丨之源極481a做為射極，N型井區46做為集 極，P型井區55做為基極。基體電阻Rla則連接型 46與P型護環43之間。 同樣地，矽控整流器B係連接於p型摻雜區47及1^型源 極摻雜區481b之間，並包括寄生PNP電晶體Qlb、NpN電晶 體Q2b、Q3b以及基體電阻Rlb。寄生PNp電晶體Qlb以p型摻 雜區47做為射極，ν型井區46做為基極，p型井區55做為集 極寄生ΝΡΝ電晶艘Q2b分別以電晶體Τ2之源、沒極481 b及 482b做為射極及集極，而以p型井區55做為基極。寄生NpN 電晶體Q3b以電晶體T2之源極481b做為射極，n型井區46做 為集極，P型井區5 5做為基極。基體電阻r丨b則連接於n型 井區46與P型護環43之間。 、 當靜電放電脈衝襲擊銲墊53時，在電晶體T1及以中會 因南電壓所造成之高電場而使通道中之電子成為「熱電 子」（hot electron);而在p型井區55中產生電子—電洞 對’進而導通寄生電晶體Q2a及〇213，使得電子-電洞對被 注入N型井區46中並收集於p型濃摻雜區47 ,而在p型濃摻 雜區47與N型井區46之接合面產生順偏，導通其形成之二 極體及寄生電♦晶體Qla及Qlb。最後，電流便自銲墊53流向 V s s或接地點。 其中’值付特別注意的是，為了減小靜電放電保護裝 569418 五、發明說明（8) ' --------— 置之寄生電容值’電晶體T1與T2之汲極摻雜區面積變小， 因此其汲極摻雜區所能導通之電流量在一定電流密度之限 制下（電流密度過高將導致汲極區燒毁）也隨著變小。在p 型，，雜區上之金屬矽化物層中形成斷層之主要原因，便 在提向銲墊與汲極摻雜區間之阻值，以降低靜電放電脈 所引發之靜電放電電流。 第6A〜6D顯示了本發明一實施例中低電容靜電放電保 護裝置之製造方法流程。 、 首先’如第6A圖所示，提供一p型矽基底61，利用離 子佈值法，在P型矽基底61中形成一p型井區62，及在[)型 井區62中形成一 N型井區63。 接著’如第6B圖所示，在基底61上及n型井區63之兩 側形成閘極結構641及642。閘極結構641、642係由閘極氧 化層、多晶矽層所組成。 然後，如第6C圖所示，在閘極結構641及642兩側利用 離子佈值法形成N型源、汲極摻雜區651a、651b及652&、 6 5 2 b，完成兩個對稱設置於n型井區6 3兩側之電晶體結 構。其中’源、汲極摻雜區651a、651b及652a、652b之型 態如第4圖所示，其係相互非對稱，源極摻雜區6 5 1 a及 651b之長度較汲極摻雜區652a及652b之長度大。 再者，如第6D圖所示，再以離子佈值法形成包圍兩個 電晶體結構及N型井區63之P型護環66，以及位於N型井區 63中之P型濃摻雜區67。 最後，在P型護環66、N型源、汲極摻雜區651a、651b

569418 五、發明說明（9)

1 #ββ 65213及？型/辰摻雜區67上形成導電層結構，以將P 生遵衣66、N型源極摻雜區651a、651b共同

; = = 型汲極摻雜區652a、652bW型濃^至區W ，、同電性連接至一銲墊。其中p型濃摻雜區67上形 電層結構係金屬矽化物層5〇(如第4圖所示），且且 5:，$得P型濃摻雜區67上覆有三塊分離之金屬；化物』 5〇1、502及503。金屬矽化物層5〇1與5〇3電 二 #^ 652a,652b，,^^b^^ 綜合上述，本發明提供了一低電容靜 ，利用低電壓觸發矽控制整流器中之閘極 士、羞裝置 之源、汲極摻雜區且在P型摻雜區上方之金屬化/對稱 士斷層’不但可以具有低觸發電壓，還能夠降低其曰中形 谷值，同時限制流經電晶體之電流大小。 *欢寄生電 電容靜電放電保護裝置極適用於射頻電路中=發明之低 雖然本發明已以一較佳實施例揭露如 以限定本發明，任何熟習此技藝者，二其並非用 神和範圍内，當可作些許之更動與潤發明之精 護範圍當視後附之申請專利範圍所界定者為 發明之保 〇5〇3-864TW(Nl) ； TSMC2002-0564 ； Vincent.ptd 第13頁 569418 圖式簡單說明 極體 第1圖顯示了一閘極接地NMOS(ggnMOS)之結構 第2圖顯不了一使用氧化層及多晶矽層定義 結構； 第3圖顯示了一低電壓觸發矽控制整流器； 第4圖顯不了本發明一實施例中低電容靜電 裝置之上視圖； 电保瘦 第5圖顯示了在第4圖中低電容靜電放電保護裝置之剖 面圖； 第6A〜6D顯示了本發明一實施例中低電容靜電放電保 護裝置之製造方法流程。 [符號說明] 41、61〜石夕基底； 42〜N型護環； 4 3、6 6〜P型護環； 441 、 442 、 46 、 63〜N 型井區； 451、452〜N型濃摻雜區； 47、67〜P型濃摻雜區； 481a、481b、651a、651b〜源極摻雜區； 482a、482b、652a、652b〜汲極摻雜區； 49a、49b、641、642〜閘極層； 50、501、502、503〜金屬矽化物層； 5 1〜斷層；* 5 3〜鲜塾； 55、62〜P型井區；

0503-864TWF(Nl) ； TSMC2002-0564 ： Vincent.ptd 第14頁

Claims (1)

1. ^()9418 ----- 六、申請專利範圍 種低電交链· @ , > 基 底 f 第 型 第 一 型 區 之兩 側 • 一 第 型 體 及第 一 型 井 第 二 型 其 中 每 係 非對 稱 〇 裝 2· 詈 ， 如 甘 中 rU 請 型 «SL 7 護環 具 〇 中 更 3. 如 中 請 裝 置， 其 中 該 4· 如 中 請 裝 置， 其 中 該 5· 如 中 請 裝 置， 其 中 更 且 該導 電 層 具 二 導電 層 ， 該 層 電性 連 接 至 6· 如 中 請 裝 置， 其 中 該 电谷砰電放電保護裝置，包括 展； 型井區’形成於該基底中； ^_ 一及第二電晶體，分別形成於該第一型井 π環以：於該基底且包圍該第-、第 B曰 電 其摻雜區，形成於該第一型井區中； 對稱：每一該第-及第二電晶體之汲極與源極區形態 ，· 範圍第1項所述之低電容靜電放電保護 、 文匕括一第一型護環位於該基底且包圍該第 • ^申請專利範圍第2項所述之低電容靜電放 ，八中該第一型護環係電性連接至一第一電位。η β 4，·如申請專利範圍第3項所述之低電容靜電放電保護 其' 中该笫一雷々Γ /么—-A- 74+ Φ . .—不 电m你一高供應m! v c c。 •如申叫專利範圍第1項所述之低電容靜電放電伴嗜 裝其中更包括一導電層，形成於該第二型摻雜電:/， 且”玄導電層具有一不連續區而將該導電層分為一第一及第 層’該第一導電層電性連接至一銲墊而該第二導電 連接至該第一、第二電晶體之汲極區。 如申請專利範圍第5項所述之低電容靜電放電保護 其中該導雷層後么思·^ a物屠。

   569418 申請專利範圍 如申睛專利範圍第1項所述之低電容靜電放電保護 2置，其中該第二型摻雜區、第一及第二電晶體之汲極區 一，電性連接至一銲墊，而該第二型護環與該第一及第二 電晶體之源極區共同電性連接至一第二電位。 8·如申請專利範圍第7項所述之低電容靜電放電保護 敦置’其中該第二電位係一低供應電壓VSS。 9·如申請專利範圍第1項所述之低電容靜電放電保護 裝置’其中該第一型係N型，該第二型係P型。 1 〇·如申請專利範圍第i項所述之低電容靜電放電保護 裝置’其中每一該第一及第二電晶體之汲極區面積小於源 極區。 H· 一種低電容靜電放電保護裝置之製造方法，包括 以下步驟： 提供一基底； 在該基底中形成一第一型井區； 在該第一型井區兩側形成一第一型第一及第二電晶 體，且每一該第一及第二型電晶體之汲極與源極區形態係 非對稱； 、 在該基底上形成一第二塑護環，該第二型護環包圍該 第一、第二電晶體及第一塑井區；以及 在該第一型井區中形成一第二型摻雜區。 1 2 ·如申請專利範圍第11項所述之低電容靜電放電保 護裝置之製造方法，其中更包括以下步驟·· 在該基底上形成一第一蜇護環’該第一型護環包圍該

   0503-864TWF(Nl) ； TSMC2002-0564 ； Vincent.ptd 第16頁 569418 六、申請專利範圍 第二型護環 1 3 ·如申請專利範圍第11項戶斤述之低電谷靜電放電保 護裝置之製造方法，其中更包括以下步驟： 在該第二型摻雜區上形成相立分離之一第一及第二導 電層。 1 4 ·如申請專利範圍第11項戶斤述之低電容靜電放電保 遵襄置之製造方法，其中該第^及第一導電層係金屬石夕化 物層。 ^ ~ 1 5 ·如申請專利範圍第丨1項所述之低電容靜電放電保 護裝置之製造方法，其中該第一蜇係!^型’該第二型係Ρ 型〇 16·如申請專利範圍第η項所述之低電容靜電放電保 護裝置之製造方法，其中每一該第一及第二電晶體之沒極 區面積小於源極區。 17· —種低電容靜電放電保護裝置，包括： 一基底； 一第一型井區，形成於該基底中； 一第一型第一及第二電晶體，分別形成於該第一型井 區之兩側； 一第二型護環，位於該基底且包圍該第一、第二電晶 體及第一型井區；以及 - 一第二型#雜區，形成於該第一型井區中； 其中，每一該第一及第二電晶體之汲極區之寬度約略 與該源極區寬度相等，而該汲極區之長度則小於該源極區

   0503-864TWF(Nl) ； TSMC2002-0564 ； Vincent.ptd 第17頁 569418

   長度。 1 8·如申請專利範圍第丨7項所述之低電容靜電放電保 遵裝置’其中更包括一第一型護環位於該基底且包圍該第 二型護環。 1 9 ·如申請專利範圍第1 8項所述之低電容靜電放電保 護裝置，其中該第一型護環係電性連接至一第一電位。 ▲ 20·如申請專利範圍第1 9項所述之低電容靜電放電保 沒裝置’其中該第一電位係一高供應電壓V c c。 ^ 21 ·如申請專利範圍第1 7項所述之低電容靜電放電保 護裝置，其中更包括一導電層，形成於該第二型摻雜區上 ’且該導電層具有一不連續區而將該導電層分為一第一及 第二導電層，該第一導電層電性連接至一銲墊而該第二導 電層電性連接至該第一、第二電晶體之汲極區。 ^ 22·如申請專利範圍第21項所述之低電容靜電放電保 邊裝置’其中該導電層係金屬矽化物層。 23·如申請專利範圍第丨7項所述之低電容靜電放電保 ，裝置’其中該第二型摻雜區、第一及第二電晶體之汲極 區共同電性連接至一銲墊，而該第二型護環與該第一及第 二電晶體之源極區共同電性連接至一第二電位。 24·如申睛專利範圍第23項所述之低電容靜電放電保 4裝置’其中該第二電位係一低供應電壓v s s。 25·如申請專利範圍第17項所述之低電容靜電放電保 護裝置，其中該第一型係N型，該第二型係p型。

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