TW538519B - An integrated circuit including esd circuits for a multi-chip module and a method therefor - Google Patents

Description

538519 A7 B7 五、發明説明（彳） 發明範圍 本發明關於積體電路，特別關於供多晶片模組之靜電放 電保護。 發明背景 . 多年以來，半導體裝置及程序包含設計曰趨向更高位準 之統合，在記憶體技術中，其採取統合記憶體與邏輯於同 一晶片上。功率模組及驅動器電路傳統上，.爲DRAM及 SRAM裝置之一部份，許多記憶體裝置設計將應用特殊邏 輯嵌入記憶體於同一晶片上。因爲邏輯及記憶體半導體共 享許多相同特性，亦有不同之處。例如，DRAM記憶體元 件之重要特性爲儲存電容器。此元件製成後甚小，並無缺 失及不漏電。邏輯裝置無可比較之元件，並在許多裝置方 面易受忽視。結果，與記憶體裝置最佳化配合之晶圓製造 方法，對邏輯裝置並非最佳。因此，採取折衷辦法以便使 二不同裝置種類於同一晶片上。 π統合與嵌入π之另一發展爲M除統合π觀念，使記憶體裝 置僅含記憶體單元，其必要支援電路保持在一晶片上，π 應用”邏輯及其他電晶体則置於另一晶片上。此等晶片可 予以極佳處理以供其組件之尺寸及性質。在此技術中，·· 統合π係以程序包位準實施，其成功要素爲產生最後產品 之封裝技術，其在性能及成本上較晶片統合系統爲優，至 少在尺寸上亦與其比美。此封裝技術之領先備選品爲倒裝 晶片結合及組裝。倒裝晶片結合爲一發展良好之技術，其 特徵爲將矽1C模反向與一内聯基體如印刷接線板結合。已 -4- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐） 538519 A7 _B7___ 五、發明説明（2 ) 發展出數種結合技術，即球結合，球柵陣列（BGA球結合之 一種形式）及焊接凸起結合。此等技術使可經較小之接觸 表面，導致緩和之I/O節距，以面積陣列而非週邊陣列供 晶片内聯場之用。再者，因引線長度減少，電性能亦可改 進。此等技術中，結合方法典型爲焊接結合。 多晶片模组技術之最近進展爲晶片上之晶片方法，其中 ，一主動晶片爲一倒接晶片結合在另一晶片上，而非在另 一内聯基體上。如晶片之相對尺寸允許，二或更多小晶片 可結合在一大晶片上。邏輯晶片，即數位信號處理器爲相 當大，有一足夠之台面面積以容納至少二標準記憶體晶片 。邏輯晶片，即支援晶片係封裝在鉛框架内，因此，將傳 統MCM包封之内聯基體或板消除。在晶片在另一晶片上包 封之晶片間内聯電路，典型建立在支援晶片之表面上。在 此等包封之組裝期間’需要保護在晶片上形成之積體電路 之I/O不受靜電放電之影響。 保護積體電路不受靜電放電（ESD)影響設計上之一大問 題’特別是在電晶體電極尺寸持續變小時爲甚。一過高之 ESD電壓自包封端點傳導至積體電路接合墊，甚易損害輸 入或輸出電路，除非採用保護技術。在積體電路中使用輕

摻雜之汲極（LDD)結構及矽化物源極/汲極區，亦增加ESD 可能性，特別是利用η -溝道場效電晶體之輸出緩衝器爲甚 。由C· Diaz，所研究’·供有效輸出ESD保護之NMOS之動態 閘極耦合”，刊載於IRPS記錄（1992)，該文指出，改進之 ESD性能可利用場氧化物電容器，以耦合輸出電晶體之閘 -5- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 538519 A7 B7 五、發明説明（3 ) 極至結合墊之方法而獲得。在此技術中，輸出電晶體係供 載送ESD電流。但，場氧化物電容器可負面增加在結合墊 上之電容性負載。因此需要一較大輸出電晶體。 圖6中所示爲與習知技術相似，其中輸出緩衝器610連接 至結合墊611。一保護性η -溝道電晶體613連接至結合墊以 傳導ESD電流（I)至電源供應導體（VSS)。ESD電荷被一電容 器612，在設計中典型爲10微微法拉傳導至電晶體613之閘 極。此MOS開始之傳導，在ESD事件期間，使電晶體613由 雙極行動導電，因而使電流I流動。電晶體614，典型爲 2000歐姆，造成電晶體613之閘極上之正電荷導電至VSS， 因而在ESD事件消失後，將電晶體613停止導電。以此方式 電晶體613在輸出緩衝器正常作業時不導電。但，圖6中之 電路需要保護性電晶體必須夠大，以便能載負相當大之 ESD電流。此一需求增加實施輸出緩衝器之面積。此外， 電晶體613增加缓衝器610—額外電容性負載因此再度負面 需求緩衝器必須有額外之驅動能力，因此尺寸更爲增加。 尚有數種不同方法，提供ESD保護。但，對I/O緩衝器而 言，許多此等技術提供不能滿意結果。再者，此等技術無 法解決在多晶片模組環境中之ESD問題。因此，有必要一 ESD保護技術，其可減輕與習知技術有關之某些問題。 本發明概述 本發明指向一積體電路，該電路包括I/O電路，其可被 或無法被保護不受ESD損害。ESD損害之保護可選擇性停止 起動或起動，或不存在於一或多個I/O電路中。在使用時 -6- 本紙張尺度適用中國國家標準(CNS) Α4規格(210X 297公釐） 538519 A7 B7 五、發明説明（4 ) ，積體電路可耦合至另一積體電路，以構成一多晶片模組 ，其中，供模組間之I/O電路之ESD保護，被停止起動或不 存在。此乃一優點，因爲，ESD對此I/O電路之損害之可能 性，一旦構成多晶片模組後即已降低。應瞭解，上述之一 般説明及以下之詳細説明爲範例性，不構成對本發明之限 制。 圖式簡略説明 本發明可自以下之詳細説明及配合參考圖式，而有較佳 之瞭解。但應強調，根據半導體工業之一般作爲，圖式之 各特性不合比例。反之，其尺寸均加以隨機擴大或降低， 以便更爲清晰。以下圖中包括： 圖la爲本發明説明性實施例之二積體電路之代表； 圖lb爲本發明説明性實施例輸入/輸出（I/O)之方塊圖； 圖lc爲一 I/O電路之方塊圖； 圖2a爲本發明一説明實施例另一 I/O電路之方塊圖； 圖2b爲本發明一説明實施例之產生一控制信號之組件方 塊圖； 圖3爲用以説明本發明説明性實施例之流程圖； 圖4爲本發明説明實施例之一多晶體模組之代表； 圖5爲本發明另一説明性實施例之流程圖；及 圖6爲習知技藝之I/O電路之方塊圖。 Γ 本發明詳細説明 簡言之，本發明系關於含I/O電路之積體電路，該I/O電 路可能自ESD損害受到保護，亦可能未受到保護，自ESD損 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 538519 A7 B7 五、發明説明（5 ) 壞之保護可選擇性停止起動’或起動或根本不存在於一或 多個I/O電路中。使用時，積體電路耦合至另一積體電路 ，以形成一多晶片模組，其中對模組間之I/O電路之ESD保

護停止起動或不存在。此乃一優點，因爲，對I/O電路ESD 損壞之可能性，在多晶片模組形成後即已降低。 參考圖式，全圖式中之相同號碼代表同一元件。圖la爲 二積體電路5及10之代表，其經輸入及輸出電路（1/0)20耦 合一起以形成多晶片模組。每一積體電路5及10包括I/O電 路15及20，其又含靜電放電（ESD)保護組件，以防止對積體 電路5及10之損害。發明人認爲ESD包護組件可予停用，或 不備於I/O電路20中，因爲自ESD損壞之潛在危險，在基體 電路耦合後已降低。此危險降低之發生係因爲一旦積體電 路耦合後，I/O電路20經結合墊之接觸及潛在ESD源已降低 。此危險可在耦合之基體電路介面，已由模或灌注混合物 (未示出）密封時進一步降低。 結果，ESD保護組件可自I/O電路20消除或選擇性失效。 前者情況下，ESD保護組件中之大保護組件可予消除。因 此，I/O電路20之面積可降低。此外，ESD保護組件之電容 性負載可以避免。在ESD保護組件可選擇性失效情況下， I/O電路20可在多晶片模組裝配前予以保護。一旦多晶片模 組形成後，I/O電路20之ESD組件可選擇性加以失效。結果 ，I/O電路20之電容性負載在積體電路5及10作業期間可降 低。二情況下，電容性負載之降低可使I/O電路以降低之 驅動位準作業，或以較高速度作業，或二者，如與具有作 -8- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 538519 A7 B7 五、發明説明（6 ) 業ESD組件之典型I/O電路相比較下，以上爲眞。 圖lb爲圖la之I/O電路20之説明實施例。I/O電路20包括 I/O缓衝器100耦合至結合墊105。I/O緩衝器可能爲一傳統 I/O缓衝器，用以經結合墊發射及接收信號。或者，I/O缓 衝器100僅適應於發射或接收資料。在此明性實施例中， 此I/O電路不包括一 ESD組件，因爲ESD損害之可能性在積 體電路5及10已耦合時已降低。在積體電路耦合之前，積 體電路之特別處理甚爲必需，以避免損害此一未保護之 I/O電路20。 在另一實施例中，I/O電路20可包括一 ESD保護組件115 ，經一起動/失效組件110耦合至結合墊105。此起動/失效 組件110作業可將結合墊105電耦合至ESD保護組件115。此 起動/失效組件110可爲一保險絲鏈接，其提供一結合墊105

與ESD保護組件115間之電内聯。ESD保護組件115提供ESD 保護至其中之積體電路。此保險絲可由雷射或大電流或其 它方式予以斷電。在積體電路使用保險絲鏈路甚爲知名， 故其細節不予贅述。此種傳統性保險絲鏈路適用於本發明 之説明性實施例中。此保險絲可在積體電路耦合形成一多 晶片模組之前或後中斷。結果，ESD保護組件115之電容性 及電阻性負載，在作業期間，對I/O缓衝器可能無影響。 積體電路5亦包括I/O電路15以保護已裝配之多晶片模组 不致受損。如圖lc所示，I/O電路15包括I/O緩衝器130耦合 至結合墊135，該墊耦合至ESD保護組件140。每一此等組 件可與I/O電路20之組件相同，但起動/失效組件110已消除 -9- 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 538519 A7 B7 五、發明説明（7 ) 。或者，I/O電路15可爲任何包括ESD組件緩衝器及結合墊 之一傳統I/O電路。 圖2a説明I/O電路之另一實施例。此實施例中，保護性 η -溝道電晶體213經起動/失效電路215連接至結合墊211， 以傳導ESD電流（I)至電源供應導體（VSS)。ESD電壓由電容 器212，約爲10微微法拉，傳導至電晶體213之閘極。此傳 導使電晶體213導電，並在ESD事件時觸發一雙極行爲，使 電流I放電而流動。電阻器214，典型爲2000歐姆，造成正 電荷於電晶體213之閘極，並傳導至VSS，因而在雙極行爲 被起動後，使電晶體213不導電。此舉可保護緩衝器210及 積體電路中之其它電路包括MOS裝置本身。 起動/失效電路215自結合墊211除耦合ESD保護組件，以 響應一控制信號。起動/失效電路215爲保險絲鏈路，其在 響應控制信號時中斷。因此，永遠自結合墊211與ESD保護 组件阻隔。或者，起動/失效電路可含一電路以阻隔ESD保 護電路，以響應控制信號。例如，起動/失效電路215可爲 一開關，或一切換網路以自結合墊215電耦合或除耦合ESD 組件。此時，開關切換網路予以實施，俾電源供應至積體 電路時，積體電路得以受到保護不受ESD損害。換言之， ESD保護裝置在電源供應至積體電路時，ESD保護裝置連接 至結合墊211。 在另一實施例中，起動/失效電路215僅電阻隔ESD保護 組件，以響應一特殊條件。此條件包括積體電路加電源， 積體電路之内聯以形成多晶片模組，測試，老化等。如， -10- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 538519 A7 B7 五、發明説明（8 ) 當積體電路加電源後，控制信號可予以激勵，以使起動/ 失效電路215自ESD組件與接合墊211電隔離。控制信號亦 可產生以響應積體電路之外部輸入，或特殊測試程序。條 件可以選擇以在某時間，起動積體電路之ESD保護，並在 另一時間停止ESD保護。例如，條件可爲多晶片模組之裝 配，ESD保護已在裝配前起動，而在裝配後停止起動。 圖2b説明產生控制信號之一實施例，圖2b所示之電路係 位於含I/O電路20之積體電路中。此實施例中，一外部輸入 信號，經由外部介面220如JTAG介面供應至積體電路。輸 入信號可能在積體電路5及10之老化或測試時供。或者， 控制電路222可起動一程序，以在積體電路被供電時產生 控制信號。二種情況下，控制電路可存記憶體224，以決 定何一 ESD保護組件應予失效。爲響應此舉，產生一控制 信號以使適當之ESD保護電路失效。 圖3説明一方法以形成本發明説明性實施例之多晶片模 組。在步驟300，第一積體電路5結合在第二積體電路10上 。此耦合積體電路如圖4所示。積體電路之耦合係利用焊 接球410形成一球柵陣列。耦合積體電路之一方法揭示於 美國專利號碼5,898,223，其標題爲晶片上之晶片1C包封， 頒給Frye等人。此專利以參考方式併入此間。其次，步骤 305時，至少某一供第一及第二積體電路之ESD保護組件予 以停止起動。結果，在積體電路5及10間之I/O電路可以增 加速度或較高之驅動位準，或二者操作。 圖5説明形成多晶片模組之另一説明性方法。步驟500時 -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 538519 A7 B7 五 發明説明（9 ) ，第一積体電路備有第一類之ESD保護組件。步驟505時， 第一及第二類保護組件備於第二積體電路上。第一類ESD 保護組件爲如圖lb所示者。第二類ESD保護組件爲如圖lc 所示者。步驟510時，第一及第二積體電路共同耦合以形 成多晶片模組。於是在步驟515，至少一第一類ESD保護組 件停止起動。換言之，ESD組件被隔離，俾ESD組件在I/O 電路上之電容及電阻效應已降低。 説明性實施例已由二積體電路予以説明，一或多個積體 電路可備有圖1所示之I/O電路。此外，某些ESD電路及緩 衝器已參考説明性實施例敘述，此等組件不應限制所揭示 之實施例。進一步，雖然，本發明已參考範例實施例説明 ，並不限制此等實施例。反之，申請專利範圍應予解釋爲 包括本發明之其他變體及實施例，此等變體可由精於此技 藝人士製造，而不悖離本發明之精神與範疇。 -12- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

Claims (1)

1. 538519 A B c D 第090120871號專利申請案 中文申請專利範圍替換本(91年12月) 々、申請專利範圍 1. 一種電氣裝置，包含： 一第一靜電放電（ESD)保護電路，建構以保護該裝置 之一第一輸入/輸出電路，其中該第一輸入/輸出電路建 構將該裝置耦合至一第二裝置； 一第二ESD保護電路，建構以保護該裝置之一第二輸 入/輸出電路；及 適於選擇地使該第一 ESD保護電路起動及失效之電 路。 2 .如申請專利範圍第1項之裝置，其中該第一輸入/輸出 電路建構成利用焊接結合而將該裝置耦合至該第二裝 置。 3 ·如申請專利範圍第1項之裝置，其中該第一輸入/輸出 電路於耦合至該第二裝置後選擇地失效。 4 ·如申請專利範圍第1項之裝置，尚包含： 一緩衝器；及 一結合墊，選擇地耦合至該緩衝器且選擇地電氣耦合 至該第一 ESD保護電路，其中該第一 ESD保護電路藉由 將該第一 ESD保護電路與該結合墊電氣隔絕而選擇地失 效。 5 .如申請專利範圍第1項之裝置，其中該第一 ESD保護電 路包括一開關。 6 ·如申請專利範圍第1項之裝置，尚包含一外部介面及耦 合至該電路之一記憶體。 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 538519 A B c D 六、申請專利範圍 7 .如申請專利範圍第.1項之裝置，其中該裝置係一積體電 路。 8. —種製造一電氣裝置之方法，包含： 提供一建構以保護該裝置之一第一輸入/輸出電路之 第一靜電放電（ESD)保護電路，其中該第一輸入/輸出建 構將該裝置耦合至一第二裝置； 提供一建構以保護該裝置之一第二輸入/輸出電路之 第二ESD保護電路，及 將電路耦合至該第一輸入/輸出裝置，其中該電路建 構以選擇地起動及失效該第一 ESD保護電路。 9 ·如申請專利範圍第8項之方法，其中該第一輸入/輸出 電路建構成利用焊接結合而將該裝置耦合至該第二裝 置。 10. 如申請專利範圍第8項之方法，其中該第一輸入/輸出 電路於耦合至該第二裝置後選擇地失效。 11. 如申請專利範圍第8項之方法，尚包含： 將一結合墊電氣地耦合至一緩衝器；及 將該第一 ESD保護電路電氣地選擇耦合至該結合墊， 其中該第一 ESD保護電路藉由將該第一 ESD保護電路與 該結合墊電氣隔絕而選擇地失效。 12. 如申請專利範圍第8項之方法，尚包含於該第一 ESD保 護電路内包括一開關。 13. 如申請專利範圍第8項之方法，尚包含耦接一外部介面 -2- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

   538519 A BCD 六、申請專利範圍 與一記憶體至該電路。 14. 如申請專利範圍第8項之方法，其中該裝置係一積體電 路。 15. —種多晶片模組，包含： 一第一積體電路；及 一第二積體電路，包括： 一第一靜電放電（ESD)保護電路，建構以保護該第二 積體電路之一第一輸入/輸出電路，其中該第一輸入/輸 出電路建構將該第二積體電路耦合至該第一積體電路； 一第二ESD保護電路，建構以保護該第二積體電路之 一第二輸入/輸出電路；及 適於選擇地使該第一 ESD保護電路起動及失效之電 路。 16. 如申請專利範圍第1 5項之多晶片模組，其中該第一輸 入/輸出電路建構成利用焊接結合而將該第二積體電路 耦合至該第一積體電路。 17. 如申請專利範圍第1 5項之多晶片模組，其中該第一輸 入/輸出電路於該第二積體電路耦合至該第一積體電路 後選擇地失效。 18. 如申請專利範圍第1 5項之多晶片模組，其中該第二積 體電路尚包含： 一緩衝器；及 一結合墊，選擇地耦合至該緩衝器且選擇地電氣耦合 -3- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 538519 8 8 8 8 A B c D 六、申請專利範圍 至該第一 ESD保護電路，其中該第一 ESD保護電路藉由 將該第一 ESD保護電路與該結合墊電氣隔絕而選擇地失 效。 19. 如申請專利範圍第1 5項之多晶片模組，其中該第一 ESD 保護電路包括一開關。 20. 如申請專利範圍第1 5項之多晶片模組，其中該第二ESD 保護電路保護該多晶片模組。 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）