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JP4264640B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は半導体装置の製造方法に関する。より詳細には、複数の半導体チップが１つの電子部品として組み立てられている、いわゆるマルチチップモジュール（ＭＣＭ；Multi-Chip Module ）技術を適用した半導体装置の製造方法に関する。
電気製品の小型、軽量、低消費電力化といった要求に応えるため、半導体素子の高集積化技術とともに、これらの半導体素子を高密度に組み付ける実装技術も展開してきている。そのような実装技術のうち、さらなる高密度実装を実現するため、多層配線支持基板やベアチップ実装などに加え、複数の半導体素子（半導体チップ）を予め１つの電子部品として同一の支持基板に搭載して実装するＭＣＭ技術が開発されている。このＭＣＭ技術は、１つの基板上に２つ以上の半導体チップを組み込むことで、実質的な多機能化を実現している。
ＭＣＭ技術を用いた半導体装置では、支持基板上に同一もしくは異なる機能を有する複数の半導体チップを搭載するが、各半導体チップ上には、それぞれの機能素子が形成された内部回路（コア部）と、各内部回路から引き出された外部接続回路（いわゆるインタフェース回路）と、外部接続回路に接続された電極パッドが設けられる。そして、各半導体チップは、電極パッド間に設けられた配線によって接続される。電極パッドは、チップ間接続だけでなく、機能検査時の針当てにも使われる。
このようなＭＣＭ型の半導体装置では、複数の半導体チップの機能が１つの半導体チップ内に作り込まれたシステムＬＳＩ型の半導体装置と比較して、同程度の高機能化を実現しながらも、設計工程およびウエハ工程が簡略化されるため、歩留まりや製造コスト、さらにはＴＡＴ（Turn Around Time）の短縮化と言った点で有利である。
ところが、従来のＭＣＭ型の半導体装置においては、複数の半導体チップの内部回路間を接続する際、一旦内部回路からの信号ラインを外部接続回路まで引き出し、その後他方の半導体チップに設けられている外部接続回路と接続するようにしている。このため、外部接続回路による消費電力とこれに起因した半導体装置内における発熱量の増加により、信頼性低下が問題となる。また、外部接続回路が面積的に無駄であるという問題もある。
また半導体チップ内で、内部回路から外部接続回路まで配線するので、チップ内部の信号の発生地点とチップ外部への信号の伝達先との間の配線がかなり迂回することになる場合があり、チップ面積の無駄や、信号の伝達速度の低下、すなわち高速動作が困難になるという問題が生じる。
このような問題を解決する一手法として、たとえば、特許文献１に記載のように、複数の半導体チップのうち少なくとも一方についてはコア部のみとし、このコア部と外部の機器や他のチップとを接続するというように、チップ外部との接続のために搭載されている外部接続回路を切り離す技術が提案されている。この技術により、チップ面積の無駄を防止するとともに、高速動作が可能で、かつ低消費電力化が可能になる。
特開平７−１５３９０２号公報
しかしながら、この特許文献１に記載の技術では、コア部と外部の機器や他チップとを接続することに起因して、外部機器（一方の半導体チップに対する他方の半導体チップを含む）との接続の際に接続配線（ボンディイングワイヤ）を使う場合には、半導体チップに帯電した電荷がチップ間の信号ラインに流れ込むことによって、チップ内部回路に用いる素子の特性が劣化したり破壊されたりする（纏めて静電気ダメージともいう）場合があることが分かった。
また、バンプ（Bump；突起電極）を使ってチップ間の接続を取るフリップチップ方式やＴＡＢ方式の場合には、バンプをチップ表面に形成する際のプラズマダメージにより、チップ内部回路に用いる素子の特性が劣化したり破壊されたりする（纏めてプラズマダメージともいう）ことがあることも分かった。
これらの静電気ダメージやプラズマダメージの問題は、ＭＣＭの信頼性や歩留まり悪化させる原因となるので問題である。
本発明は、上記事情に鑑みてなされたものであり、高速動作が可能で、かつ低消費電力化が可能であるとともに、ＭＣＭの信頼性や歩留まりの低下を防止することのできるＭＣＭ型の半導体装置の製造方法を提供することを目的とする。
本発明に係る半導体装置の製造方法では、先ず、内部回路と、他方の半導体チップ上の内部回路との間での電気的かつ直接的な接続に関わるダメージから内部回路内の半導体素子を防止するための第１の保護回路とを搭載した状態で、複数の半導体チップについてそれぞれ、内部回路の機能検査を行なう。
この後、少なくとも第１の保護回路を搭載した状態のままで、双方の内部回路間の信号ラインを電気的に直接に接続する。接続手法としては、たとえばボンディングワイヤーや突起電極（バンプ）を利用するとよい。
なお、半導体チップにおける前述の接続の対象となる部分（接続対象部分）に外部接続回路が形成されている場合には、この接続対象部分の外部接続回路における少なくとも一部を信号ライン（つまり内部回路側）から電気的に切り離した後に、双方の内部回路間の信号ラインを電気的に直接に接続するようにするとよい。
この切離しの手法としては、たとえばレーザブローやＲＩＥ（reactive ion etching）などのドライエッチングを利用して、内部回路との間の信号配線のみを切断する方法や、接続対象部分の半導体チップ部分を物理的に切断除去（切り離す）する方法を用いることができる。こうすることで、接続対象部分については、外部接続回路の全体もしくは一部を使用しないようになるので、消費電力を抑えることができるし、信号遅延の問題を防止することもできる。
双方の内部回路間を直接に接続する信号ライン上に設けられる第１の保護回路は、複数の半導体チップのうち少なくとも一方、好ましくは双方のチップ上において、他方の内部回路との接続部分と当該半導体チップ上の内部回路との間の信号ライン上に配置するのがよい。
また、外部接続回路が外部機器との接続時におけるダメージから半導体素子を保護する第２の保護回路を備えている場合、前述の内部回路間を直接に接続する信号ライン上に第１の保護回路を設ける。事実上、第１と第２の保護回路とが別々に設けられる。
なお、第１の保護回路は、チップ双方の内部回路間を直接に接続する際のダメージを保護することを目的とするものであるから、その保護能力は、その目的を達成するに足りるだけの保護能力を有していればよい。外部機器との接続や機能検査などに使用される外部接続回路内にも接続時のダメージから半導体素子を保護する目的で第２の保護回路が設けられることがあるが、第１の保護回路の保護能力は、この第２の保護回路の保護能力と同じである必要はない。
また、第１の保護回路は、チップ双方の内部回路間を直接に接続する際のダメージを保護することを目的とするものであるから、接続工程終了後には不要なものである。また、信号ライン上にこの保護回路が存在すると信号ライン上に配された負荷となるので、むしろない方が好ましい。
よって、接続工程終了後には、この第１の保護回路を信号ラインから電気的に切り離すようにするのがよい。この切離しの手法としては、たとえばレーザブローやＲＩＥなどのドライエッチングを利用することの他に、入出力間をオンオフ可能な切替回路を使用して、接続工程時にはオンさせることで保護回路を機能させ、接続工程終了後はオフさせることで第１の保護回路を信号ラインから切り離すようにしてもよい。
なお、この切替回路も信号ラインの負荷となり得るので、デバイス回路設計時には、保護回路および切替回路の各回路構成と、それらの信号ラインに対する負荷とを考慮して、切替回路を設けることが好ましいのか否かを判断するのがよい。
本発明の上記構成に依れば、内部回路間を電気的に直接に接続することで、外部接続回路を介して接続する場合よりも、電力消費が防止されるとともに、動作遅延が防止され、高速動作が可能な装置にすることができる。
加えて、内部回路間を電気的に直接に接続している信号ライン上に、回路間を接続する際の静電気やプラズマによるダメージからチップ上の半導体素子を保護する保護回路を設けるようにしたので、内部回路間を電気的に直接に接続する際や接続用の突起電極を形成する際、それらのダメージから素子を保護することが可能となり、ＭＣＭ装置の信頼性や歩留まりの低下を防止することができる。接続完了後で検査工程前には分離工程を設けているので、機能検査によって十分な信頼性を保証できる。
つまり、小型化、低消費電力化、あるいは高速化を目的として外部接続回路の全部もしくは一部を内部回路側から切り離して、複数の半導体を搭載したＭＣＭ型の半導体装置を製造するようにしても、内部回路間を直接に接続する信号ライン上に保護回路を備えることで、小型化、低消費電力化、あるいは高速化を達成するのと同時に、ＭＣＭの信頼性向上と歩留まりの向上をも可能にできる。
以下、図面を参照して本発明の実施形態について詳細に説明する。なお、後述する各実施形態において同一の構成要素には同一の符号を付し、重複する説明は省略する。なお、本実施形態の半導体装置は、本願出願人が特願２００２−６７９６９号や特願２００２−１９１０６４号にて提案している、チップ外部との接続のために搭載されている外部接続回路を切り離す技術を採用して、複数の半導体チップ上に形成されているチップ内部回路間を電気的に直接に接続するとともに、本願特有の構成である保護回路を、前述のチップ内部回路間を電気的に直接接続している信号ライン上に設けるようにしている。以下具体的に説明する。
＜第１実施形態＞
図１は、本発明を適用した半導体装置の第１実施形態を示す平面図である。この図に示す半導体装置１は、略方形状の複数（図１では２つで示す）の半導体チップ２０，２２を支持基板１０上に搭載してなる、いわゆるＭＣＭ型の半導体装置である。
ここで、第１の半導体チップ２０は、たとえば信号処理用のロジック回路がチップ内部回路３０として形成されたロジック用の半導体チップである。一方、第２の半導体チップ２２は、たとえば３２ビットバスのＤＲＡＭ（Dynamic RAM ）回路がチップ内部回路３２として形成されたメモリ用の半導体チップである。なお、半導体チップ２０，２２のチップ内部回路３０，３２の構成は、これらに限定されない。
半導体チップ２０，２２は、たとえば、支持基板１０上に、回路形成面を上方に向けた状態でダイボンディングされている。そして、これらの半導体チップ２０，２２を覆う状態で、支持基板１０上には、図示を省略した絶縁膜が形成されている。
また、半導体チップ２０，２２には、それぞれのチップ内部回路３０，３２から引き出された複数の外部接続回路４０，４２と、各外部接続回路４０，４２に接続された電極パッド５０，５２とが設けられている。
電極パッド５０，５２は、半導体チップ２０，２２の機能検査を行なうためのものであり、たとえば図１に示したように、各半導体チップ２０，２２の外周に沿って配置されている。
一方、半導体チップ２０，２２間のチップ間接続部１１には、この電極パッド５０，５２は設けられていない。そして、電極パッド５０，５２および外部接続回路４０，４２を介することなく、チップ内部回路３０，３２同士を接続エリア３０ａ，３２ａの接続ポイント５６，６８にて直接に接続配線１２によって半導体チップ２０，２２間の接続を取ることとする。なお、“電極パッドおよび外部接続回路を介することなく”とは、“電気信号的にこれらの部材を経由することなく”、と言う意味である。
チップ間接続部１１の電極パッド５０，５２と外部接続回路４０，４２が、半導体装置１完成時には事実上不要となるので、たとえば、チップ間接続部１１の電極パッド５０，５２と切離対象の外部接続回路４０，４２とを物理的に切り離すことで、このチップ間接続部１１の両者間を近接させるようにしてもよい。この状態を示したのが図１である。
また、チップ間接続部１１の電極パッド５０，５２と外部接続回路４０，４２とを他の３辺と同様に物理的には残しつつ、チップ内部回路３０，３２との間の配線部分（図示せず）を、たとえばレーザブローまたはＲＩＥ（reactive ion etching）などのドライエッチング手段によって電気的に切り離しておき、その切り離した部分の近傍におけるチップ内部回路３０，３２側の接続ポイント５６，５８にて、接続配線１２により接続するようにしてもよい。
また、チップ間接続部１１の電極パッド５０，５２と外部接続回路４０，４２とを他の３辺と同様に物理的には残しつつ、切離対象の外部接続回路４０ａ（４２ａ）とチップ内部回路３０（３２）との間に、両者間を電気的にオンオフ可能な、すなわち電気的な接続と分離とを切替可能な切替回路（分離回路）を設けるようにしてもよい。この切替回路に対する制御部分の回路構成としては、たとえば外部からの信号によりなされる形態の回路構成としてもよいし、あるいは接続配線１２によってチップ内部回路３０，３２が接続された時点で、自動的にこれを検知してチップ間接続部１１部分の外部接続回路４０，４２をチップ内部回路３０，３２に対して電気的に切り離すような構成としてもよい。
チップ内部回路３０，３２を直接に接続する接続配線１２は、たとえば、上述した絶縁膜上にパターニングによって配設され、この絶縁膜に形成された接続エリア３０ａ，３２ａ部分の接続ポイント５６，５８にて、図示しない接続孔を介して各半導体チップ２０，２２のチップ内部回路３０，３２に接続されるようにする。
なお、接続配線１２が接続される接続エリア３０ａ，３２ａ部分は、チップ内部回路３０，３２を構成する配線（信号線）の一部を電極パッド状に成形してなるか、またはこの信号線に電極パッドを接続させることで、接続に十分な面積を有していることとする。
また、本願発明に関わる特有の構成として、接続エリア３０ａ，３２ａには、チップに帯電した電荷によるチップ間接続時の静電破壊や、電気的に接続する際に用いるバンプをチップ表面に形成する際のプラズマダメージから、チップ内部回路３０，３２に用いる図示しない半導体素子を保護するための保護部材が設けられるようになっている。この点については、後で詳しく説明する。
＜外部回路と保護付きチップ間接続＞
図２および図３は、外部接続回路４０，４２の一構成例と、チップ間接続部１１におけるチップ内部回路３０，３２間の接続手法を説明する図である。ここで、図２（Ａ）および図３（Ａ）は、本願発明の一実施形態における手法の一例を示し、図２（Ｂ）は、特願２００２−６７９６９号や特願２００２−１９１０６４号における手法の一例を示す。また、図２（Ｃ）および図３（Ｃ）は、チップ間接続部１１における外部接続回路４０，４２近傍の変形例を示す。
外部接続回路４０，４２としては、たとえば、図２の（Ａ），（Ｂ）に示すように、Ｉ／Ｏ（入出力、Ｉ；Input，Ｏ；Output ）回路４００、電源回路４０２、さらには静電保護回路（本発明の第２の保護回路の一例）４０４などによって構成されている。機能検査時には、それぞれの内部配線１４から個別に外部接続回路４０（４２）を経由した引出配線１６と接続されている電極パッド５０（５２）に、チップテストのための針当てがなされる。
なお、図では、各外部接続回路４０，４２に対して電源回路４０２を設けているが、このように、電源回路４０２を外部接続回路４０，４２ごとに設けるのではなく、所定数分や全ての外部接続回路４０，４２分について、１つの電源回路４０２を共用する構成としてもよい。
また、図２（Ｃ）に示すように、各外部接続回路４０（４２）および電極パッド５０（５２）は、チップ内部回路３０（３２）を引き出す複数（図面においては５本）の信号線１４で共有され、それを１つの信号線１６にて電極パッド５０（５２）に伝達する構成であってもよい。この場合、外部接続回路４０（４２）は、たとえばチップ内部回路３０（３２）からの信号を蓄え、直列信号処理をしてチップ外部に信号を送り、また逆の信号処理をして元の信号に復元するという処理を、外部接続回路４０（４２）内の図示しないＩ／Ｏ回路にて行なう構成とする。
図２（Ｃ）に示す構成の外部接続回路４０（４２）では、チップ内部回路３０（３２）からの内部配線１４は、外部接続回路４０（４２）に接続され、直列信号処理が外部接続回路４０（４２）内でなされ、内部配線１４の本数よりも少ない数の電極パッド５０（５２）に接続されている。また、チップ間接続部１１に関しては、チップ内部回路３０（３２）側からの各内部配線１４が、外部接続回路４０（４２）の前段の接続ポイント５６（５８）において、他方の半導体チップ２０の接続ポイント５８（５６）へも接続されるようになっている。機能検査時には、共用化された電極パッド５０（５２）に、チップテストのための針当てがなされる。こうすることで、テスト時に必要な信号線の数よりも少ない電極パッド５０（５２）を使って少ないピン数で機能検査を行なうことができる。また、チップ間接続部１１に関しては、チップ内部回路３０（３２）側からの各内部配線１４が、外部接続回路４０（４２）の前段の接続ポイント５６（５８）において、他方の半導体チップ２０の接続ポイント５８（５６）へも接続されるようになっている。
上記のような構成の外部接続回路４０（４２）が、図１に示したように方形状の半導体チップ２０，２２の縁辺に所定数分だけ配される。一方、チップ間接続部１１部分については、チップ内部回路３０（３２）側と外部接続回路４０（４２）側とを、分離ポイントＳＰ１（ＳＰ；Separation Point ） にて電気的に分離する。
たとえば、チップ内部回路３０（３２）側と外部接続回路４０（４２）側とを接続している内部配線１４を分離ポイントＳＰ１で切断し、この分離ポイントＳＰ１よりもチップ内部回路３０（３２）側の接続ポイント５６（５８）にて、他方のチップ内部回路３２（３０）側の接続ポイント５８（５６）と、接続配線１２により接続するようにする。こうすることで、チップ間接続部１１については、チップ内部回路３０，３２を、電極パッド５０，５２および外部接続回路４０，４２を電気的に経由することなく、接続することができる。
なお、この際には、もはや不要となる外部接続回路４０（４２）を、電気的だけではなく、物理的にも切り離すようにしてもよいし、そのまま残しておいてもよい。物理的には残しておく場合には、分離回路を使用して、信号ラインから電気的に切り離す手法を用いるとよい。
たとえば、チップ間接続部１１については、図３の（Ａ）および（Ｂ）に示すように、他方のチップ内部回路３２（３０）との間を接続配線１２により接続を取るための接続パッド５９を切離対象の外部接続回路４０ａ（４２ａ）の近傍に内部配線１４分だけ設ける。この接続パッド５９は、他方のチップ内部回路３２（３０）との間の接続を図ることができる程度に微細なものでよく、機能検査用の針当てにも使われる電極パッド５０（５２）に比べると遙かに小さくてよい。
ここで、図２（Ｃ）に示す外部接続回路４０の場合には、図３（Ｃ）に示すように、各内部配線１４に対応する各接続ポイント５６（５８）を分離の境界線と略平行に半導体チップ２０側にて列（一列に限らず数個おきの複数列でもよい）に並ぶようにする。内部配線１４と接続パッド５９との間は、接続ポイント５６（５８）からの内部引出線１２ａにて接続する。
そして、チップ内部回路３０，３２に対する切離対象の外部接続回路４０ａ，４２ａや電極パッド５０ａ，５２ａの切断位置は、図２に示す回路図の分離ポイントＳＰ１、すなわちチップ内部回路３０，３２と外部接続回路４０ａ，４２ａとの間で、図３の（Ａ）および（Ｂ）に示したように、チップ内部回路３０，３２側に接続パッド５９を残す位置でもある分離ポイントＳＰ１上に分離の境界を設けることで実現する。この分離の境界で切断すれば、外部接続回路４０ａ（４２ａ）や電極パッド５０ａ（５２ａ）が半導体チップ２０（２２）から物理的に切り離される。
以上のような構成の半導体装置１においては、入出力Ｉ／Ｏ回路４００、電源回路４０２、あるいは静電保護回路４０４について、それぞれ一部（接続されるチップ間の部分）を半導体チップ２０，２２から切り離し、支持基板１０上に搭載された半導体チップ２０，２２間を、外部接続回路４０，４２を介することなく、半導体チップ２０，２２のチップ内部回路３０，３２部分間において直接接続する構成となっている。
このため、外部接続回路４０，４２を介して半導体チップ２０，２２のチップ内部回路３０，３２間が接続されている半導体装置と比較して、消費電力の大きな回路である外部接続回路４０，４２の使用を削減することで、外部接続回路４０，４２での電力消費の低減を図ることができる。また、半導体装置１の信頼性の向上を図ることも可能になる。
加えて、外部接続回路４０，４２（たとえばＩ／Ｏ回路４００）を介さずに各半導体チップ２０，２２を電気的に直接に接続するようにしているので、外部接続回路４０，４２を介して半導体チップ２０，２２間を接続することによる動作遅延を防止し、半導体装置１の高速動作を達成することが可能になる。
また、半導体チップ２０，２２間が、外部接続回路４０，４２を介することなく、半導体チップ２０，２２のチップ内部回路３０，３２部分間において直接接続されていると言うだけではなく、このチップ内部回路３０，３２部分に余分な外部接続回路が接続されていない。このため、この余分な外部接続回路への電流の流れ込みが防止され、確実に電力消費の低減を図ることができ、また余分な外部接続回路を残すための半導体チップ面積分を縮小でき、半導体装置の小型化を図ることができる。
特に、図２（Ｃ）を用いて説明したように、外部接続回路４０，４２が、チップ内部回路３０，３２を引き出す複数の信号線１４で共有される場合、外部接続回路４０，４２において大きな電力が消費されることになるが、チップ内部回路３０，３２間の接続部分には、このような外部接続回路４０，４２が設けられていないため、大幅に電力消費を防止することができる。
ただし、図２（Ｂ）に示すように、分離ポイントＳＰ１にて外部接続回路４０，４２の切り離しを行ない、チップ間接続の際にチップ内部回路３０，３２同士を接続配線１２により直接に接続した場合にはチップに帯電した電荷による静電破壊が生じ得る。このため、チップ内部回路３０，３２に用いる、図示しない半導体素子の特性が劣化したり破壊されたりすることがある。
そこで、本実施形態の構成においては、このようなチップに帯電した電荷による、チップ間接続時の静電破壊やバンプをチップ表面に形成する際のプラズマダメージから、チップ内部回路３０，３２に用いる半導体素子を保護するため、これら問題点に対する保護部材を、チップ間接続部１１とチップ内部回路３０，３２との間に設けるようにしている。具体的には、図２（Ａ）や図３（Ａ），（Ｃ）に示すように、半導体チップ２０（２２）の接続エリア３０ａ（３２）部分に、ダイオード４０６ａなどからなる静電気ダメージを保護する目的の保護回路（本発明の第１の保護回路の一例）４０６を設けている。
保護回路４０６は、半導体チップ２０，２２のチップ内部回路３０，３２間を電気的に直接に接続している信号ライン（接続配線１２、内部引出線１２ａ、内部配線１４）上の何れかの位置に設けてあればよい。ただし、各チップ内部回路３０，３２の半導体素子を確実に保護するという点では、図３（Ｂ）に示すように、それぞれの半導体チップ２０（２２）上において、それぞれの接続パッド５９とチップ内部回路３０（３２）との間の内部配線１４や内部引出線１２ａ上に保護回路４０６を設けるのがよい。
なお、必ずしも好ましい手法といえないが、たとえば中継パッドベースと中継パッドを介することで、一方のチップ内部回路３０（３２）から一旦中継パッドベースへ接続し、さらにこの中継パッドベースから他方のチップ内部回路３２（３０）へと接続するようにしてもよい。この場合の保護回路４０６の配置位置は、前述と同様に、それぞれの半導体チップ２０（２２）上において、それぞれの接続パッド５９とチップ内部回路３０（３２）との間の内部配線１４や内部引出線１２ａ上に設けるのがよい。
また、半導体チップ２０，２２上の半導体素子を静電気ダメージから保護する能力の観点では、必ずしも十分な態様ではないが、保護回路４０６を中継パッドベースへ配置するようにしてもよい。このような態様を採ると、共通の半導体チップ２０，２２を使用していながら、環境条件などによる静電気の発生状況の違いに応じて、適切な保護能力を持つ保護回路４０６を選択して使用できる利点がある。
なお、各半導体チップ２０，２２上のチップ内部回路３０，３２が備える半導体素子の静電気に対する耐性は同じとは限らないので、たとえば耐性の弱い方にのみ保護回路４０６を設けてもよい。この場合、その耐性は信号ラインごとに異なる場合もあるから、信号ラインごとに耐性の弱い方に、すなわち、ある信号ラインについては半導体チップ２０側に、ある信号ラインについては半導体チップ２２側に、というようにバラバラに保護回路４０６を配置させてもよい。
保護回路４０６は、半導体チップ２０，２２双方のチップ内部回路３０，３２間を直接に接続する際の素子ダメージ（ここでは特に静電気によるダメージ）を保護することを目的とするものであるから、接続時にその保護機能を達成するに足りるだけの保護能力を有し、その保護機能が働けばよい。
よって、外部機器との接続や機能検査などに使用される外部接続回路４０，４２内に設けられる静電保護回路４０４の静電保護能力と異なっていてよい。なお、ここで比較対象となる外部接続回路４０，４２は、チップ間接続部１１の半導体チップ２０，２２から切り離される外部接続回路４０ａ，４２ａであってもよいし、他の辺縁部に設けられている外部接続回路４０，４２であってもよい。これによって、たとえばより小さい面積の保護回路４０６を備えることで、チップ面積の縮小化を図りつつ、チップの信頼性や歩留まりの向上に加えて、低コスト化も図ることもできる。
また、同様の理由から、保護回路４０６は、接続工程終了後には不要なものである。また、信号ライン（前例では内部配線１４や内部引出線１２ａ）上に保護回路４０６が存在すると、チップ内部回路３０，３２にとっては、この保護回路４０６が信号ライン上に配された負荷となるので、むしろない方が好ましい。よって、チップ内部回路３０，３２間の接続工程終了後には、保護回路４０６を信号ラインから電気的に切り離すようにするのがよい。たとえば、図２（Ａ）に示した接続構成では、たとえばレーザブローやＲＩＥなどのドライエッチングを利用して、分離ポイントＳＰ２，ＳＰ３にて、内部配線１４とダイオード４０６ａとを切り離すのがよい。
このように、チップ間接続部１１においてチップ内部回路３０，３２間を電気的に直接に接続するとともに、その信号ライン上に保護回路４０６を設けた構成に依れば、外部接続回路４０，４２の切離しを行なった後に、両者を直接に接続配線１２によって接続しても、そのチップ接続時の静電破壊から内部素子を保護することができる。これにより、外部接続回路４０，４２を切り離す前と同等な素子特性を持つチップ内部回路３０，３２を得ることができる。よって、低消費電力と高速動作性を備えたＭＣＭ装置の信頼性や歩留まりを向上させることができる。
＜半導体装置の製造方法＞
図４は、第１実施形態の半導体装置１の製造方法を説明する図である。図４（Ａ）に示すように、半導体チップ１２０，１２２を作製する。これらの半導体チップ１２０，１２２は、図１を用いて説明した半導体チップ２０，２２の前身であり、チップ内部回路３０，３２、外部接続回路４０，４２、さらには電極パッド５０，５２がそれぞれ設けられている。特に、チップ内部回路３０，３２からは、このチップ内部回路３０，３２の機能検査を行なうために必要十分な個数の外部接続回路４０，４２が、その四方に引き出されている。このため、この半導体チップ１２０，１２２の外部接続回路４０，４２の数、および電極パッド５０，５２の個数は、図１を用いて説明した半導体チップ２０，２２におけるこれらの個数よりも多くなっている。なお、図中、外部接続回路４０ａ，４２ａおよび電極パッド５０ａ，５２ａが、後の工程で物理的に切断除去される部分である。
なお、チップ内部回路３０，３２から引き出された外部接続回路４０，４２のうち、後の工程で切断除去される部分の外部接続回路４０ａ，４２ａが引き出されるチップ内部回路３０，３２部分には、図示を省略した電極パッド（図３の接続パッド５９に対応）が形成されていることとする。この電極パッドは、後の工程で他のチップ間との接続を図ることができる程度に微細なものでよい。
また、図示を省略するが、この電極パッドと接続されている、半導体チップ１２０，１２２上のチップ内部回路３０，３２間の接続信号ライン（図２（Ｂ）や図３に示した内部配線１４や内部引出線１２ａ）上には、図２（Ｂ）や図３に示した保護回路４０６が設けられているものとする。
次いで、このような各半導体チップ１２０，１２２に関し、検査用としても使用可能な電極パッド５０，５２に針当てし、チップ内部回路３０，３２の機能検査を行なう。この際、各半導体チップ１２０，１２２は、複数の半導体チップ１２０が設けられたウエハ状態、および複数の半導体チップ１２２が設けられたウエハ状態にて機能検査を行なうことが好ましい。
そして、各ウエハに形成された個々の半導体チップ１２０，１２２について、良品であるか否かの判断を行ない、その後、各ウエハを裏面側から研削して各半導体チップ１２０，１２２に分割し、この機能検査の結果に基づいて良品と判定されたもののみをピックアップする。
なお、以上のような機能検査の後、図４（Ｂ）に示すように、各半導体チップ１２０，１２２における一部の外部接続回路４０ａ，４２ａおよび電極パッド５０ａ，５２ａが設けられている部分を、ウエハ状態から各チップに分割する際、同時にダイシングにより切断除去する（切り落とす）ことで、半導体チップ１２０，１２２を、図１を用いて説明した構成の半導体チップ２０，２２の状態に成形する。
もしくは、切断しなくてもよいように、予め内部接続回路に接続するチップの一辺には、電極パッドや外部接続回路を設けないようなレイアウトにして半導体チップ２０，２２の形態にしておいたチップを用いる。
ここで除去する外部接続回路４０ａ，４２ａおよび電極パッド５０ａ，５２ａは、次の工程で、他の半導体チップとの接続部分に設けられた外部接続回路４０，４２および電極パッド５０，５２であることとする。なお、チップ内部回路３０，３２に対する外部接続回路４０ａ，４２ａや電極パッド５０ａ，５２ａの切断位置は、接続パッド５９を残すような図３に示した分離の境界である。
次に、図４（Ｃ）に示すように、支持基板１０上に、半導体チップ２０，２２をダイボンディングする。この際、各半導体チップ２０，２２の接続部分同士が近接して配置されるようなレイアウトとすることが好ましい。
この後、図示を省略するが、各半導体チップ２０，２２を覆う状態で、支持基板１０上に絶縁膜を形成し、さらにこの絶縁膜に各半導体チップ２０，２２のチップ内部回路３０，３２に設けた接続パッドに達する接続孔を形成する。そして、入出力間を接続して保護回路４０６を機能させるとともに、この接続孔を介して各半導体チップ２０，２２のチップ内部回路３０，３２を直接接続する状態で、絶縁膜上に配線をパターン形成することにより、図１に示した半導体装置１を得る。たとえば、図３を用いて説明した構成の回路においては、接続パッド５９に達する接続孔を形成し、各半導体チップ２０，２２における接続パッド５９間を接続配線１２で接続する。
そして、チップ内部回路３０，３２を接続した後には、たとえばレーザブローやＲＩＥなどのドライエッチング手法を用いて、もはや不要な保護回路４０６を信号ラインから切り離すようにする。
このような製造方法では、必要十分な個数の外部接続回路４０，４２を用いてチップ内部回路３０，３２の機能検査が行なわれた後に、不必要な外部接続回路４０ａ，４２ａをチップ内部回路３０，３２に対して切り離した状態で、半導体チップ２０，２２間の接続がチップ内部回路３０，３２間においてなされる。
またこの際には、保護回路４０６を搭載した状態でチップ内部回路３０，３２間を接続するので、その際に半導体チップ２０，２２に帯電している電荷が接続対象の信号ライン上に流れ込んでも、保護回路４０６により吸収できるので、静電気によって、チップ内部回路に用いる素子の特性が劣化したり破壊されたりすることを防止することができる。また、接続完了後には、保護回路４０６を信号ラインから切り離すようにすることで、通常使用時に、保護回路４０６がチップ内部回路３０，３２の負荷となることがなく、保護回路４０６を設けることに起因した動作速度の低下を防止することができる。
このため、機能検査によって十分な信頼性を保証された半導体チップ２０，２２を用いつつ、この機能検査の際に用いた外部接続回路４０ａ，４２ａを介さずに接続パッド５９にて静電気ダメージの問題を起こすことなく、半導体チップ２０，２２のチップ内部回路３０，３２を接続した半導体装置１、すなわち電力消費の低減および動作速度の向上が可能であるとともに、信頼性の高い半導体装置を得ることができる。
なお、上記では、保護回路４０６を信号ラインから切り離すことについてのみ述べたが、製造工程においてチップ間接続部１１部分の外部接続回路４０ａ，４２ａを物理的に切り離さずに残しておく場合には、この外部接続回路４０ａ，４２ａをチップ内部回路３０，３２側から電気的に分離する分離回路を設けるようにしてもよい（本願出願人による特願２００２−６７９６９号参照）。
こうすることで、たとえばチップ内部回路３０，３２の機能検査時のように外部接続回路４０ａ，４２ａを必要とする場合には、これらを接続させることができる一方、外部接続回路４０ａ，４２ａを必要としない場合には、外部接続回路４０ａ，４２ａを切り離し、不必要な外部接続回路４０ａ，４２ａへの電流の流れ込みを防止し、電力消費を確実に低減することが可能になる。
なお、このような分離回路を備えた構成は、図２（Ｃ）を用いて説明したような、外部接続回路４０ａ，４２ａが、複数の信号線１４で共有される構成にも適用可能である。この場合、図３（Ｃ）に示した接続パッド５９を含む内部回路と外部接続回路４０ａ，４２ａとの間に分離回路が設けられることになる。
＜第２実施形態＞
図５は、本発明を適用した半導体装置の第２実施形態を説明する図である。この図は、第２実施形態の図３に対応するものである。この第２実施形態の半導体装置１は、入出力間をオンオフ可能な切替回路を用いて、チップ内部回路３０，３２間を直接に接続している信号ラインから保護回路４０６を切離可能に構成している点に特徴を有する。半導体チップ２０，２２としては、切替回路を備えている点が異なるだけであり、半導体装置１の平面図は、基本的には、図１に示したものと同じと考えてよい。
一方、チップ間接続部１１部分の回路構成としては、たとえば、図５（Ａ）に示すように、他方の半導体チップ２２（２０）のチップ内部回路３２（３０）と接続される接続パッド５９と保護回路４０６との間に、入出力間をオンオフ可能な切替回路４０８を備えている。この切替回路４０８は、たとえば外部からの信号ＣＮＴにより、接続パッド５９が接続されている信号ライン（図では内部配線１４や内部引出線１２ａ）と保護回路４０６との接続状態を切り換えるスイッチとして設けられているもので、たとえば簡単なアナログスイッチ形式のものであってもよい。
このような切替回路４０８を備えた構成は、図２（Ｃ）を用いて説明したような、外部接続回路４０ａ，４２ａが、複数の信号線１４で共有される構成にも適用可能である。この場合、図３（Ｃ）に示した接続パッド５９を含む内部回路と保護回路４０６との間に切替回路４０８が設けられる。
このように、第２実施形態の半導体装置１に依れば、切替回路４０８によって、チップ内部回路３０，３２を直接に接続している信号ラインと保護回路４０６との間の電気的な切り離しが行なわれる。このため、チップ内部回路３０，３２間を接続する際のように保護回路４０６を必要とする場合には、切替回路４０８をオンさせて、その入出力間を接続状態とすることで、保護回路４０６を接続対象（すなわち保護対象）の信号ライン上に接続させることができる。
一方、チップ内部回路３０，３２間を接続し終えた保護回路４０６を必要としない時点では、切替回路４０８をオフさせて、その入出力間を切断状態とすることで、保護回路４０６を接続対象（すなわち保護対象）の信号ラインから切り離す。これにより不必要な負荷をチップ内部回路３０，３２に与えることを防止することができ、高速動作の達成を図ることが可能になる。
＜第３実施形態＞
図６および図７は、本発明を適用した半導体装置の第３実施形態を説明する図である。ここで、図６（Ａ）は、第３実施形態を示す平面図であり、図６（Ｂ）はこの平面図におけるＡ−Ａ線断面図である。図７は、図６（Ａ）の平面図におけるＡ−Ａ線断面の詳細を示した図である。
図６および図７（Ａ）に示すように、第３実施形態の半導体装置１は、半導体チップ２０，２２がバンプを利用してフェイスダウン実装されている点に特徴がある。その他の構成は第１あるいは第２実施形態の構成と概ね同じであり、チップ間接続部１１のチップ内部回路３０，３２を直接に接続している信号ライン上には保護回路４０６が設けられている。この保護回路４０６は、第１あるいは第２実施形態と同様に、チップ内部回路３０，３２間を直接に接続する際の静電気ダメージから半導体素子を保護する目的の他に、フェイスダウン実装のために使用される突起電極（バンプ）を所定位置に形成する際のプラズマダメージから半導体素子を保護する目的にも使われる。
なお、ここでは、チップ間接続部１１の外部接続回路４０ａ，４２ａを物理的に切断除去していない形態の半導体チップ２０，２２をフェイスダウン実装した場合を代表して例示して説明を行なう。
第３実施形態の半導体装置１においては、半導体チップ２０，２２が、バンプの一例である突起電極５１を介して支持基板（ここではインタポーザ）１０にフェイスダウン実装されている。この支持基板１０は、たとえばシリコン基板７１上に絶縁膜７２を介して高密度に配線７３を形成してなる。また、配線７３の一部が電極パッド状に形成されおり、これらの電極パッド７３ｃ，７３ｄ部分のみを露出させて、他の配線部分７３を絶縁膜７４で覆った構成となっている。ここで、電極パッド７３ｃは、半導体チップ２０，２２と支持基板１０との接続を図るための電極パッドである。一方、電極パッド７３ｄは、支持基板１０と外部機器との接続を図るための電極パッドであり、たとえば支持基板１０の周縁部に配置される。
半導体チップ２０，２２間の接続は、突起電極５１、および突起電極５１に接続された支持基板１０の配線７３によってなされている。突起電極５１は、各半導体チップ２０，２２のチップ内部回路３０，３２を構成する配線の一部、たとえば図示したような多層配線の、最上層の一部を電極パッド状に成形してなる部分や、図３に示した接続パッド５９と、支持基板１０の電極パッド７３ｃとの間に狭持されている。これにより、Ｉ／Ｏ回路などを含む外部接続回路４０，４２を介することなく、各半導体チップ２０，２２におけるチップ内部回路３０，３２間が直接接続される。
また、半導体チップ２０，２２と外部機器との接続を図るために、半導体チップ２０，２２に設けられた電極パッド５０，５２も、支持基板１０側に形成された配線７３の電極パッド７３ｃに対して、突起電極５１を介して接続されている。この電極パッド５０，５２が接続された配線７３は、支持基板１０の周縁に引き出され、この引き出された配線部分に外部との接続を図るための外部電極パッド７３ｄが設けられている。
電極パッド５０，５２は、半導体チップ２０，２２のチップ内部回路３０，３２に対して外部接続回路４０，４２を介して接続されており、これにより半導体チップ２０，２２のチップ内部回路３０，３２と、支持基板１０の外部電極パッド７３ｄとが、外部接続回路４０，４２を介して接続される。
この第３実施形態の半導体装置１は、外部電極パッド７３ｄにボンディングワイヤー７３ｅを接続することで外部機器との接続が図られる。なお、外部電極パッド７３ｄは、マルチチップ化された半導体装置のテストを行なうためにも用いられる。
なお、図７（Ｂ）に示すように、外部電極パッド７３ｄに達する外部基板接続用ホール７６が、シリコン基板７１および絶縁膜７２に設けられている形態の支持基板１０を使用することもできる。外部基板接続用ホール７６内には導電性材料からなるプラグ７７が埋め込まれ、プラグ７７の表面（シリコン基板７１側の面）には、この半導体装置を外部機器に接続するための突起電極７８が設けられている。なお、突起電極７８は、マルチチップ化された半導体装置のテストを行なうためにも用いられる。また、外部電極パッド７３ｄの表面は、図示したように絶縁膜７４から露出していてもよいし、絶縁膜７４で覆われていてもよい。
第３実施形態の半導体装置１の製造方法は、以下の通りである。先ず、第１実施形態と同様に、内部回路、外部接続回路、さらには接続パッドがそれぞれ形成された各半導体チップを、図６における半導体チップ２０，２２の前身としてウエハ表面に作製し、これらの各半導体チップに関して、各接続パッドに針当てして各内部回路の機能検査を行なう。その後、ウエハを、図６に示した各半導体チップ２０，２２に分割して、機能検査で良品と判断されたもののみをピックアップする。また、後に突起電極５１が形成される部分と接続されている、半導体チップ２０，２２上のチップ内部回路３０，３２間の接続信号ライン（図２（Ｂ）や図３に示した内部配線１４や内部引出線１２ａ）上には、図２（Ｂ）や図３に示した保護回路４０６が設けられているものとする。
そして、この半導体チップ２０，２２において、保護回路４０６を信号ライン上に設けた状態で、チップ内部回路３０，３２との接続状態が保たれている電極パッド５０，５２上、および他の半導体チップとの接続部分となるチップ内部回路３０，３２部分上に、突起電極５１を形成する。突起電極５１の形成は、半導体チップ２０，２２を分割する前のウエハ状態で行なうとよい。また、突起電極５１の形成は、半導体チップ２０，２２側ではなく、支持基板１０側であってもよい。もしくは、半導体チップ２０，２２および支持基板１０の双方に形成してもよい。
ここで、保護回路４０６を信号ライン上に設けた状態とは、保護回路４０６を機能させた状態を意味し、半導体チップ２０．２２が信号ラインと保護回路４０６との間に切替回路４０８を備えている場合には、その入出力間を接続した状態である。以下同様である。
この後、保護回路４０６を信号ライン上に設けた状態で、配線７３、および電極パッド７３ｃ，７３ｄが形成された支持基板１０上に、チップ内部回路３０，３２形成面を対向させて半導体チップ２０，２２を実装する。この際、支持基板１０の配線７３、および突起電極５１を介して、半導体チップ２０，２２のチップ内部回路３０，３２間が直接接続されるようにする。これにより、半導体装置１を完成させる。
第３実施形態のような構成の半導体装置１およびその製造方法であっても、支持基板１０側の配線７３によって、半導体チップ２０，２２のチップ内部回路３０，３２間が直接接続されるため、上述した第１や第２実施形態と同様に、機能検査によって十分な信頼性を保証された半導体チップ２０，２２を用いつつ、電力消費の低減および高速動作の向上が可能な半導体装置を得ることができる。
加えて、バンプの一例である突起電極５１が形成される信号ライン上には保護回路４０６を設けておくようにしているので、バンプ（本例では突起電極５１）をチップ表面に形成する際のプラズマ電流が突起電極５１形成対象の信号ライン上に流れ込んでも、保護回路４０６により吸収できるので、プラズマ電流によって、チップ内部回路に用いる素子の特性が劣化したり破壊されたりすることを防止することができる。
また、保護回路４０６を信号ライン上に設けた状態で、突起電極５１と支持基板１０の配線７３とを接続させて半導体チップ２０，２２のチップ内部回路３０，３２間を電気的に直接に接続するので、その際に半導体チップ２０，２２に帯電している電荷が接続対象の信号ライン上に流れ込んでも、保護回路４０６により吸収できるので、静電気によって、チップ内部回路に用いる素子の特性が劣化したり破壊されたりすることを防止することができる。
また、接続完了後、すなわちフェイスダウン実装完了後は、保護回路４０６を信号ラインから切り離すようにすることで、通常使用時に、保護回路４０６がチップ内部回路３０，３２の負荷となることもない。これにより不必要な負荷をチップ内部回路３０，３２に与えることを防止することができ、高速動作の達成を図ることが可能になる。
また、第３実施形態の半導体装置１において、支持基板１０にシリコン基板７１を用いた場合には、支持基板１０側への高密度な配線７３の形成が可能となり、半導体チップ２０，２２間を最短距離で接続することができる。よって、さらなる信号遅延の防止と高速化が可能になる。さらに、支持基板１０および半導体チップ２０，２２の両方がシリコン基板を用いたものである場合、これらの膨張係数が等しいため、熱ストレスに起因する接合部（突起電極５１による）の断線を防止できる。また、有機基板と比較して熱伝導率の高いシリコン基板を支持基板１０として用いることで、チップ内部回路３０，３２の駆動によって半導体チップ２０，２２が発熱しても、この熱をより早く放熱することが可能であるため、発熱に起因する動作不良を防止することもできる。
＜第４実施形態＞
図８は、本発明を適用した半導体装置の第４実施形態を示す断面図である。この第４実施形態の半導体装置１は、半導体チップ２０，２２同士をフェイスダウン実装している点に特徴を有する。その他の構成は第１あるいは第２実施形態の構成と同じであり、チップ間接続部１１のチップ内部回路３０，３２を直接に接続している信号ライン上には保護回路４０６が設けられている。
この保護回路４０６は、第３実施形態と同様の目的のもので、チップ内部回路３０，３２間を直接に接続する際の静電気ダメージから半導体素子を保護する目的の他に、フェイスダウン実装のために使用される突起電極（バンプ）を所定位置に形成する際のプラズマダメージから半導体素子を保護する目的にも使われる。
図８に示すように、第４実施形態の半導体装置１は、半導体チップ２０が半導体チップ２２に対する支持基板となり、半導体チップ２２が半導体チップ２０に対する支持基板となっており、これらが突起電極５１を介してフェイスダウン実装されている。
半導体チップ２０は、たとえばチップ内部回路３０のみで構成されており、突起電極５１と接続されるチップ内部回路３０部分は、このチップ内部回路３０を構成する配線８１の一部（たとえば図示した多層配線における最上層の一部）を電極パッド状に形成してなり、これにより接続に十分な面積を有していることとする。
一方、半導体チップ２２は、チップ内部回路３２と、この内部回路から引き出された複数の外部接続回路４２、各外部接続回路４２に接続された電極パッドを備えている。このうち、チップ内部回路３２を構成する配線９１の一部（たとえば図示した多層配線における最上層の一部）は電極パッド状に形成され、この部分において突起電極５１を介して半導体チップ２０との接続がなされている。各外部接続回路４２に接続された電極パッド９２は、これらの半導体チップ２０，２２が搭載された半導体装置と、外部機器との接続を図るためのものであり、半導体チップ２２の外周側に配置されている。
以上のように、第４実施形態の半導体装置１は、各半導体チップ２０，２２のチップ内部回路３０，３２を構成する配線８１，９１の一部（たとえば図示したような多層配線の最上層の一部）を電極パッド状に成形してなる部分間に突起電極５１を狭持することにより、Ｉ／Ｏ回路などを含む外部接続回路を介すことなく、導体チップ２０，２２のチップ内部回路３０，３２同士が直接接続される。
第４実施形態の半導体装置１の製造方法は、以下の通りである。先ず、第１実施形態と同様に、内部回路、外部接続回路、さらには電極パッドがそれぞれ形成された各半導体チップを、図８における半導体チップ２０，２２の前身としてウエハ表面に作製し、これらの各半導体チップに関して、各電極パッドに針当てして各内部回路の機能検査を行なう。その後、ウエハを、図８に示した各半導体チップ２０，２２に分割して、機能検査で良品と判断されたもののみをピックアップする。
ウエハを各半導体チップ２０，２２に分割する場合には、ウエハ表面に形成された半導体チップの必要部分を残し、他の部分を切断除去する。たとえば、半導体チップ２０の前身となる半導体チップからは、外部接続回路および電極パッドを切断除去し、チップ内部回路３０のみからなる半導体チップ２０を得る。また、半導体チップ２２の前身となる半導体チップからは、チップ内部回路３２と必要部の外部接続回路４２およびこれに接続された電極パッド９２のみを残して他の部分を切断除去して半導体チップ２２を得る。
もしくは、切断しなくてもよいように、予め内部接続回路に接続するチップの一辺には、電極パッドや外部接続回路を設けないようなレイアウトにして半導体チップ２０，２２の形態にしておいたチップを用いる。
そして、この半導体チップ２０（または半導体チップ２２）において、保護回路４０６を信号ライン上に設けた状態で、チップ内部回路３０（またはチップ内部回路３２）を構成する配線を電極パッド状とした部分上に突起電極５１を形成する。なお、突起電極５１の形成は、半導体チップ２０，２２を分割する前のウエハ状態で行なうとよい。
この後、保護回路４０６を信号ライン上に設けた状態で、半導体チップ２０と半導体チップ２２とをチップ内部回路３０，３２形成面を対向させて配置し、突起電極５１を介して半導体チップ２２上に半導体チップ２０を実装する。この際、突起電極５１を介して、半導体チップ２０，２２のチップ内部回路３０，３２間が直接接続されるようにする。これにより、半導体装置１を完成させる。
第４実施形態のような構成の半導体装置およびその製造方法であっても、半導体チップ２０，２２のチップ内部回路３０，３２間が、Ｉ／Ｏ回路などを含む外部接続回路を介すことなく直接接続されるため、上述した第１〜第３実施形態と同様に、機能検査によって十分な信頼性を保証された半導体チップ２０，２２を用いつつ、電力消費の低減および高速動作の向上が可能な半導体装置を得ることができる。
また、第４実施形態に依れば、半導体チップ２０（または半導体チップ２２）を支持基板として用いていることで、いわゆるインタポーザを必要としないため、インタポーザ用のコストが掛からない低コストなＭＣＭの実現が可能である。
加えて、バンプの一例である突起電極５１が形成される信号ライン上には保護回路４０６を設けておくようにしているので、バンプ（本例では突起電極５１）をチップ表面に形成する際のプラズマ電流が突起電極５１形成対象の信号ライン上に流れ込んでも、保護回路４０６により吸収できるので、プラズマ電流によって、チップ内部回路に用いる素子の特性が劣化したり破壊されたりすることを防止することができる。
また、保護回路４０６を信号ライン上に設けた状態で、突起電極５１を介して半導体チップ２２上に半導体チップ２０を実装することで、半導体チップ２０，２２のチップ内部回路３０，３２間を電気的に直接に接続するので、その際に半導体チップ２０，２２に帯電している電荷が接続対象の信号ライン上に流れ込んでも、保護回路４０６により吸収できるので、静電気によって、チップ内部回路に用いる素子の特性が劣化したり破壊されたりすることを防止することができる。
また、接続完了後、すなわちフェイスダウン実装完了後は、保護回路４０６を信号ラインから切り離すようにすることで、通常使用時に、保護回路４０６がチップ内部回路３０，３２の負荷となることもない。これにより不必要な負荷をチップ内部回路３０，３２に与えることを防止することができ、高速動作の達成を図ることが可能になる。
なお、第４実施形態においては、１つの半導体チップ２２に対して１つの半導体チップ２０を対向配置する構成を例示したがこれに限定されることはない。たとえば、半導体チップ２２を支持基板として、これに複数の半導体チップ２０を実装した構成や、この逆の構成であってもよく、１つの半導体チップに実装する複数の半導体チップは異なる機能または同一機能の内部回路が設けられたものであってよい。
以上説明したように、本発明の半導体装置に依れば、チップ内部回路部分において直接的に半導体チップ間の接続を図ることにより、外部接続回路での電力消費を防止しつつ、当該外部接続回路を介することによる半導体チップ間での動作遅延を防止することが可能になり、ＭＣＭ型の半導体装置における高速動作および低消費電力化を達成することが可能になる。
また、チップ内部回路間を直接に接続する信号ラインと保護回路との間に切替回路を設けておくことで、デバイス製造時にはその入出力間を接続状態にしてチップ内部回路間を直接に接続したりあるいはバンプを形成することで、静電気ダメージやプラズマダメージから回路素子を保護することができる。また、デバイス製造完了後には、切替回路の入出力間を切断状態にすることで、この保護回路がチップ内部回路の付加となることを回避し、これによって高速動作の達成を図ることができる。
また、本発明の半導体装置の製造方法に依れば、チップ内部回路間を直接に接続する信号ライン上に保護回路を設けた状態で、接続対象部分にバンプを形成する工程を設けたり、あるいは必要十分な外部接続回路を用いて内部回路の機能検査を行なった後、チップ内部回路間を直接に接続する信号ライン上に保護回路を設けた状態で、内部回路部分間において直接的に半導体チップ間の接続を行なう工程を設けるようにした。これにより、十分な信頼性を保証された半導体チップを用いつつ、所望の低消費電力化、高速化を達成するのと同時に、ＭＣＭの信頼性向上と歩留まりの向上が可能になる半導体装置が得られる。
また、半導体チップが、保護回路を信号ラインから分離可能な切替回路を備えていない場合であっても、デバイス製造完了後に、レーザブローやＲＩＥなどのドライエッチングを利用して保護回路を信号ラインから電気的に分離することで、この保護回路がチップ内部回路の付加となることを回避し、これによって高速動作の達成を図ることができる。
本発明を適用した半導体装置の第１実施形態を示す平面図である。 外部接続回路の一構成例と、チップ間接続部におけるチップ内部回路間の接続手法を説明する図である。（その１） 外部接続回路の一構成例と、チップ間接続部におけるチップ内部回路間の接続手法を説明する図である。（その２） 第１実施形態の半導体装置１の製造方法を説明する図である。 本発明を適用した半導体装置の第２実施形態を説明する図である。 本発明を適用した半導体装置の第３実施形態を説明する図である。（その１） 本発明を適用した半導体装置の第３実施形態を説明する図である。（その２） 本発明を適用した半導体装置の第４実施形態を示す断面図である。
符号の説明
１…半導体装置、１０…支持基板、１１…チップ間接続部、１２…接続配線、１２ａ…内部引出線、１４…内部配線、１６…引出配線、２０，２２…半導体チップ、３０，３２…チップ内部回路、３０ａ，３２ａ…接続エリア、４０…外部接続回路、４２…外部接続回路、５０…電極パッド、５１…突起電極、５２…電極パッド、５６…接続ポイント、５８…接続ポイント、５９…接続パッド、６０…分離回路、４００…Ｉ／Ｏ回路、４０２…電源回路、４０４…静電保護回路、４０６…保護回路、４０８…切替回路、ＳＰ…分離ポイント

Claims (2)

  1. 半導体素子にて構成された、少なくとも内部回路が形成されている半導体チップを、複数個備えて構成されている半導体装置を製造する方法であって、
    前記内部回路と、他方の半導体チップ上の前記内部回路との間での電気的かつ直接的な接続に関わるダメージから当該内部回路内の半導体素子を防止するための保護回路とが形成された前記複数の半導体チップについて、前記保護回路を機能させた状態で、前記複数の半導体チップの各内部回路間を、電気的に直接に接続する接続工程を備え、
    前記接続工程の前に、前記複数の半導体チップについて、当該半導体チップごとに前記内部回路の機能検査を行なう検査工程を備え、
    前記半導体チップには、前記内部回路からの信号ラインと電気的に接続され、当該信号ラインの信号を外部機器に伝達する外部接続回路が形成されており、前記検査工程と前記接続工程との間に、前記内部回路同士を直接に接続する対象となる信号ラインに対して設けられた前記外部接続回路の少なくとも一部を電気的に分離する分離工程
    をさらに備えた半導体装置の製造方法。
  2. 半導体素子にて構成された、少なくとも内部回路が形成されている半導体チップを、複数個備えて構成されている半導体装置を製造する方法であって、
    前記内部回路と、他方の半導体チップ上の前記内部回路との間での電気的かつ直接的な接続に関わるダメージから当該内部回路内の半導体素子を防止するための保護回路とが形成された前記複数の半導体チップについて、前記保護回路を機能させた状態で、前記複数の半導体チップの各内部回路間を電気的に直接に接続するための突起電極を形成する電極形成工程と、
    前記保護回路を機能させた状態で、前記電極形成工程によって形成された前記突起電極を用いて、前記複数の半導体チップの各内部回路間を電気的に直接に接続する接続工程と、
    を備え、
    前記接続工程の前に、前記複数の半導体チップについて、当該半導体チップごとに前記内部回路の機能検査を行なう検査工程を備え、
    前記半導体チップには、前記内部回路からの信号ラインと電気的に接続され、当該信号ラインの信号を外部機器に伝達する外部接続回路が形成されており、前記検査工程と前記接続工程との間に、前記内部回路同士を直接に接続する対象となる信号ラインに対して設けられた前記外部接続回路の少なくとも一部を電気的に分離する分離工程
    をさらに備えた半導体装置の製造方法。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7528494B2 (en) * 2005-11-03 2009-05-05 International Business Machines Corporation Accessible chip stack and process of manufacturing thereof
WO2008099711A1 (ja) * 2007-02-13 2008-08-21 Nec Corporation 半導体装置
US9466545B1 (en) 2007-02-21 2016-10-11 Amkor Technology, Inc. Semiconductor package in package
KR101321947B1 (ko) 2007-09-20 2013-11-04 삼성전자주식회사 정전기 방전 보호회로를 구비하는 반도체 장치 및 이장치의 테스트 방법
KR101003116B1 (ko) 2008-08-08 2010-12-21 주식회사 하이닉스반도체 패드를 제어하는 반도체 메모리 장치 및 그 장치가 장착된 멀티칩 패키지
US8097956B2 (en) * 2009-03-12 2012-01-17 Apple Inc. Flexible packaging for chip-on-chip and package-on-package technologies
CN102184268A (zh) * 2010-10-13 2011-09-14 天津蓝海微科技有限公司 防静电放电和防闩锁效应保护电路规则的自动检查方法
KR102394796B1 (ko) * 2016-10-26 2022-05-06 주식회사 엘엑스세미콘 멀티칩 구조의 반도체 장치 및 그를 이용한 반도체 모듈
JP2019054216A (ja) * 2017-09-19 2019-04-04 東芝メモリ株式会社 半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3453803B2 (ja) * 1993-06-15 2003-10-06 株式会社日立製作所 電子回路基板の配線修正方法およびその装置
JPH08167703A (ja) * 1994-10-11 1996-06-25 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法、ならびにメモリコアチップ及びメモリ周辺回路チップ
US5731945A (en) * 1995-02-22 1998-03-24 International Business Machines Corporation Multichip semiconductor structures with consolidated circuitry and programmable ESD protection for input/output nodes
US5548135A (en) * 1995-05-12 1996-08-20 David Sarnoff Research Center, Inc. Electrostatic discharge protection for an array of macro cells
US6586266B1 (en) * 1999-03-01 2003-07-01 Megic Corporation High performance sub-system design and assembly
US6141245A (en) * 1999-04-30 2000-10-31 International Business Machines Corporation Impedance control using fuses
JP3271614B2 (ja) * 1999-05-17 2002-04-02 日本電気株式会社 半導体装置
US6838766B2 (en) * 2000-03-21 2005-01-04 Sanyo Electric Co., Ltd. Semiconductor device
JP4441974B2 (ja) * 2000-03-24 2010-03-31 ソニー株式会社 半導体装置の製造方法
US6556409B1 (en) * 2000-08-31 2003-04-29 Agere Systems Inc. Integrated circuit including ESD circuits for a multi-chip module and a method therefor

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