TW536815B - Ferroelectric random access memory - Google Patents

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536815 A7 B7 五、發明説明（1 相關申請交互參照 本專利申請依據並要求優先於日本專利申請案號 200 1-060422 (於200 1年3月5日提出），該份專利的整份内容 以提及方式併入本文中。 發明背景 發明之技術領域 本發明係關於強謗電體記憶體（英語：ferr〇electric random access memory) (FeRAM)，特別是關於強誘電體記 憶體的記憶單元（FeRAM單元）之標印（Imprint)抑制。 相關技藝說明

FeRAM近年被廣為研發以作為低消耗電力（英語：i〇w power consumption)之半導體記憶裝置，如美國專利第

4,873,664 (Eaton Jr.)及 S.S. Eaton 、jr et al."A

Ferroelectric DRAM Cell for High Density NVRAMsn > ISSCC Digest of Technical Papers'pp· 130-m、Feb· 1988 等記載者。 用於FeRAM單元之強謗電體膜（英語：ferr〇eiectric insulation film)中，藉由施加電場（electric field)而 產生電荷分極（英語：polarization of charges)，而施加 電壓與極化量之關係呈現出所謂滯後特性（英語： h y s ΐ e r e s i s c h a r a c t e r i s t i c) 〇 以往’冒經提案各種組成的F e R A M單元，例如有在電極 間使用了強誘電體膜的強謗電體電容器C上連接單元選擇 用M0S(金屬氧化物半導體）電晶體τ而構成之1電晶體· -4- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 536815 A7 B7 五、發明説明（2 ) 各斋（1T/1C)型的組成的FeRAM單元、以及將2個1T/1C型 FeRAM單元作為1組來使用的2T/2C型組成的FeRAM單元等。 圖31顯示FeRAM單元的一例之1電晶體· 1電容器（1T/1C) 型組成的等價電路（英語：equivalent circuit)。 在該FeRAM單元成行列狀配置的單元陣列中，各單元之 單元達擇用MOS電晶體Ts t之汲極連接於位元線bl，單元選 擇用MOS電晶體Ts t的閘極連接於字元線孔，強誘電體電容 器Cm的一端（屏極）連接於屏極線PL。 圖32為一特性圖，顯示使用於FeRAM單元中之強誘電體 膜的施加電場（施加電壓V)與極化量p的關係（滯後曲線）。 由此滯後特性可知，FeRAM單元的強謗電體電容器的強 #電體膜上未施加電場的狀態，亦即，電容器電極間的施 加電壓V = 0的狀態下，藉由強謗電體膜的殘留分極（英語： residual po lari zat ion) Pr為「正」或「負」而決定的二 值資料被記憶於FeRAM單元中。 此處，殘留分極Pr的「正」、「負」係表示強謗電體電 容器的屏極與位元線側電極之間分極的方向，在一邊的方 向上出現分極的狀態乃定義為資料”丨”，另一邊的方向上出 現分極的狀態乃定義為資料”〇”。 然而’彳疋升上述FeRAM般的可靠度時，可舉出以下方、去 :提升FeRAM單元的可置換次數、資料的長時間儲存、提升 耐環境性、以及標印的抑制等，較難以改善的是標印的抑 制。 所謂標印現象為：在FeRAM單元中寫入資料的狀態（強誘 -5-

本纸張尺度適用中國國家標準(CNS) A4規格（210 X 297公簦) 536815 A7 B7 I五、發明説明（3 ) --- 電體膜為分極狀態）長時間放置，而在FeRAM單元中寫入次 料的狀怨下诱電體膜暴露於高溫時，在分極領域周圍使 分極穩定的方向上聚集可動性電荷，結果在強謗電體膜上 產升内部電場的狀態。此外，在FeRAM單元的平常動作中， 不產生標印。 因為強誘電體膜上產生的上述内部電場是一時的，故標 印雖然不是引起如元件的破壞及老舊化之硬體故障的現象 ，但其會引起軟體故障而使與以以以單元的記憶資料分極方 向相反的分極資料窝入不正確。 此處，具體說明FeRAM單元的標印問題。 在FeRAM的製造過程中，在晶圓階段進行篩選測試（英語 screening test)以篩選晶片範圍為良範圍或不良範圍之 後，如曰曰圓切成各晶片而將各晶片組裝為封裝形態時，以 及在FeRAM單元中寫入了資料的狀態下進行出廠測試之後 把FeRAM單兀焊接於例如應用產品的電路基板上時，經常在 分極狀態的FeRAM單元上加諸2〇〇〜30(rc程度的高熱。此時 ，產生標印。 圖32中’強誘電體電容器之殘留分極卜的方向若係定義 為圮憶資料’’ Γ’之方向時的滯後特性乃以實線表示，而之後 產生標印時的滯後特性則以虛線表示。產生標印時的滯後 特性乃如有偏壓般其中心位置偏移。 此般產生標印時的滯後特性中，分極狀態加速，不易轉 換為反向的分極狀態，而反向分極狀態之讀取信號量變小 ，FeRAM單元特性低下。 -6- 衣纸張尺度適用中國國冬標準(CNS) A4規格(210 X 297公楚：) 536815

發明説明（4 亦即’圖3 2中’讀取資料，’丨”時，.顯示強謗電體電容器容 ! C與施加電壓v以及電荷量^之關係（Q = CV)的直線與滯後 特性的又又點的讀取電位在滯後特性為實線A時係a，滞後 特性為虛線B時係b，讀取信號量變小。 上述以往的FeRAM單元強謗電體膜被長時間放置，或暴 路於高溫時所引起的標印加速會導致軟體故障。 發明概要 根據本發明之一觀點，其係提供一種強謗電體記憶體， /、G έ由多個έ己fe單元組成的單元陣列，該記憶單元具有 強誘電體記憶元件與串聯連接於前述強誘電體記憶元件之 單7L選擇用電晶體；以及控制標印產生的標印控制手段， 其乃將各前述記憶體之強誘電體記憶元件的強誘電體膜之 極化量設定為比一般寫入時產生的極化量要小。 根據此發明之其他觀點，本發明係提供一種強誘電體記 憶體，其包含由多個記憶單元組成的單元陣列，該記憶單 元具有強誘電體記憶元件與並聯連接於前述強誘電體記憶 兀件之開關用電晶體；以及控制標印產生的標印控制手段 ,其乃將各前述記憶體之強誘電體記憶元件的強謗電體膜 之極化设定為比一般寫入時產生的極化量要小。 再根據此發明足其他觀點，本發明係提供一種強謗電體 記憶體，其包含將連接於位元線而讀取於前述位元線之資 料予以加寬的感測放大器；由多個記憶單元組成之單元區 塊；在前述感測放大器與前述單元區魏5 ， 尼 < 間插入於可述位 元線之分離用電晶體，前述分離用雷日触 j思日日體在寫入時由閘控 本紙張尺度適用中國國家標準(CNS) A4规格(210 X 297公釐） 536815 A7 _________B7 五、發明説明（5 ) 制信號來控制，前述單元區塊側的·位元線電位設為比前述 感測放大器側的位元線電位低。 圖式之簡要說明 圖1為一區塊圖，其係概略性顯示本發明之第一實施形 態的FeRAM的一部份。 圖2為一滯後特性區線圖，其係顯示圖所使用 的FeRAM單元之分極狀態之一例。 圖3為一電路圖，其係顯示本發明之第一實施形態之第 一實施例的FeRAM的一部份，特別是詳細顯示出圖1中之單 兀陣列11的一邵份與其相關之低電壓寫入電路12以及寫入 /讀取電路。 圖4為一時間信號圖，其係顯示使用圖3之低電壓寫入電 路而進行低電壓寫入之動作的一例。 圖5為一電路圖，其係顯示本發明之第一實施形態之第 二實施例的FeRAM的一部份，特別是詳細顯示出圖1;之單 兀陣列11的一部份與其相關之低電壓寫入電路12以及寫入 /讀取電路。 * 圖6為一時間信號圖，其係顯示使用圖5之低電壓寫入電 路而進行低電壓寫入動作的一例。 ^ ，7為一電路圖，其係顯示本發明之第一實施形態之第 三實施例的FeRAM的一部份，特別是詳細顯示出圖1;之單 元陣列11的一部份與其相關之低電壓寫入電路12以及寫入 /讀取電路。 ”·’ 圖8為-時間信號圖，其係顯示使用圖7之低電壓寫入電 -8 -

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路而進行低電壓寫入之動作的—例。 二為一時， 路而進仃低電壓寫入之動作的一例。 圖10為一電路圖，並在觀一 a /、係〜、不夕個單元胞串聯連接而形成 之單元區塊。 圖11為一電路圖，並伤顧+ /、係〜本發明之第一實施形態之第

四實施例的FeRAM的一部份，牿則σ % 一 T 1刀 符別疋砰細頭7F出圖1中之單 元陣列11的一部份盥並鈿關士 刀/、具相關又低電壓寫入電路12以及寫入 /讀取電路。 圖12為一電路圖，並得顧千 ，、你·肩不本發明之第一實施形態之第 裝 五實施例的FeR_-部分，特別是詳細顯示出則中之單 元陣列11的—部分與其相關之低電壓寫入電路12以及寫入 /讀取電路。 圖13為時間信號圖，其係顯示圖^或圖^之^遺的 低電壓寫入動作的一例。 圖14為兒路圖，其係顯示本發明之第一實施形態之第 六實施例的ΜΑΜ的-部份，“是詳細顯示出圖丨中之單 線 兀陣歹j 11的，卩份與其相關之低電壓寫入電路12以及寫入 /讀取電路。 圖15為時間k號圖，其係顯示使用圖14之低電壓寫入 電路而進行低電壓寫入之動作的—例。 圖16為兒路圖，其係顯示本發明之第—實施形態之第 七實施例的FeRAM的一部份，特別是詳細顯示出則中之單 元陣列11的部伤與其相關之低電壓寫入電路丨2以及寫入 -9-

/ ;買取電路。 圖為#間^號圖，其係顯示使用圖16之低電壓寫入 電路而進行低電壓寫入之動作白勺叫列。 ” 二18為一電路圖，其係顯示本發明之第一實施形態之第 \貝犯例的FeRAM的一部份，特別是詳細顯示出圖i中之單 元陣列11的一部份與其相關之低電壓寫入電路12以及寫入 /吞買取電路。 … 圖19為時間信號圖，其係顯示使用圖18之低電壓寫人 電路而進行低電壓寫入之動作的一例。 圖20為一時間信號圖，其係顯示使用圖18之低電壓寫入 電路而進行低電壓寫入之動作的其他例。 、，21為吃路g ’其係顯示多個單元胞串聯連接而形成 — ...................實施形態之第 九實施例的FeRAM的-部份，特別是詳細顯示出則中之單 凡陣列11的-邵份與其相關之低電壓寫人電路丄2以及寫入 /讀取電路。 * 圖23為一電路圖，其係顯示本發明之第一實施形態之第 十實施例的FeRAM的一部份，特別是詳細顯示出圖1;之單 兀陣列11的部份與其相關之低電壓寫入電路丨2以及寫入 /讀取電路。 · 圖24為-時間信號圖’其係顯示圖22或圖23之_的 低電壓寫入動作的一例。 圖25為一區塊圖，其係概略性顯示本發明之第二實施形 -10-本纸張尺度適用中國國家標準(CNS) A4規格（210X297公 536815 A7 ____B7 五、發明説明（8 ) 態的FeRAM的一部份。 圖26為一滯後特性曲線圖，其係顯示圖所使 用的FeRAM單元分極狀態之一例。 圖27為一電路圖，其係顯示本發明之第二實施形態的第 一實施例的FeRAM的一部份。 圖28為一時間信號圖，其係顯示圖”之以以从的低電壓 爲入動作的^一例。 圖29為一電路圖，其係顯示本發明之第二實施形態的第 二貫施例的FeRAM的一部分。 圖30為一時間信號圖，其係顯示圖“之以以以的低電壓 寫入動作的一例。 圖31為一由1電晶體· i電容器（1T/1C)所形成之『以频單 元的等價電路圖。 圖32為一特性圖，其係顯示使用於“以以單元之強誘電體 膜的施加電場（施加電壓v)與極化量p的關係（滯後曲線）。 發明之實施形態 以下參考圖面來詳細說明本發明之實施形態。 本發明之第一實施形態 圖1為一區塊圖，其係概略性顯示本發明之第一實施形 態的FeRAM的一部份。圖2為一滯後特性區線圖，其係顯示 圖1之FeRAM所使用的FeRAM單元之分極狀態之一例。 首先參考圖1及圖2說明FeRAM的組成與動作之概要。該 FeRAM包含單元陣列丨丨，該單元陣列丨丨係由各強誘電體記憶 兀件與單元選擇用MOS電晶體所形成的多個以以从單元成行 -11 - 本紙狀度制t S目家標準(CNS) A4規格(210X297公爱) 536815 A7 B7 五、發明説明（9 列狀配置；以及控制標印產生的標印控制手段12,其乃將 :麵單一元之強誘電體記憶元件的強誘電體膜之極化量 β又疋為比一般寫入時產生的極化量要小。 單ί = 制手段12的一例如後逑般，藉由在各™ 早_誘電體電容器上施加比平常寫入時施加的電壓還 低的低電壓Vx，使用低電壓寫入兩 _私&馬入书路而將前述強誘電體膜 (極化I設定為比—般窝人時產生的極化量要小來進行寫 入0 、’’ 可述低電壓Vx，比圖2所示之強嗜命_ r斗二 身思姐電客器的抗電壓 1夬#口 · coercive voltage)Vr士，, ir ^ ^ 大而比誣誘電體電容器的 極化I飽和之飽和電壓（基纽· uration voltage)低較 在平吊的寫入動作之後，若A ，為資料”〇”時則分極點為e，以彳 ^ f。右為’貝料r時則分極點為r為資料，，〇,,時則分極點為 前述低電壓寫入電路12乃县 在所希望的時期中被驅動 ，在FeRAM上加諸熱步驟之前驅動較佳。 寫入^ ^^錢製1"時《晶圓階段中，由在FeRAM單元中 = 單元的分極狀態下，在進行筛選測 试來師選艮品區塊與不良品 ， 鬼'^後知晶圓切斷為各晶片 Q為在如各晶片組裝為封奘〜 了六曰^ t /怨的步驟中加熱，故結束 了在日日0階段的篩選測試後 電㈣進行寫人較佳。移到下—個步驟之前，以低 ㈣一般來說在組裝為封裝形態之後，藉由在^議 -12 :297公登） A7 B7 五、發明説明（1〇 ) 單凡中再度寫入資料而產生之FeRAM單元之分極狀態下，在 ^仃師選測試來篩選良品與不良品之後將良品封裝作為製 出廠，但出廠後客戶將該封裝焊接在應用製品的電路基 板上時，於FeRAM單元上加諸200〜3〇(rc程度之高熱。此 ’封裝狀態之FeRAM單元在出廠到客戶前也有可能長時間保 存於鬲溫中。此處，在封裝階段中結束篩選測試後，於出 廠前以低電壓Vx進行寫入較佳。 本發明之第一實施形態的第一實施例 圖3為一電路圖，其係顯示本發明之第一實施形態之第 :實施例的FeRAM的一部份，特別是詳細顯示出圖1中之單 元陣列11的一部份與其相關之低電壓寫入電路12以及寫入 /讀取電路。 、圖4為一時間信號圖，其係顯示使用圖3之低電壓 寫入電路而進行FeRAM單元之低電壓寫入之動作的一例。

圖3中，10為FeRAM單元，Bl為位元線，WL為字元線，pL 為陽極線。S/A為連接於位元線乩之感測放大器，Trp為 PMOS(陽極金屬氧化物半導體）電晶體，其在感測放大器s/a 上選擇性連接—平常寫入電壓Vaa，為關〇s (陰極金屬氧 化物半導體）電晶體，其在感測放大器S/A上連接接地電位 Vss ° 31係將平常寫入電壓Vaa分割為2個電阻r，r如產生 Vaa/2電壓的電阻分壓電路，Trs為陽極pM〇s電晶體，其在 感測放大器S/A上選擇性連接vaa/2電壓。電阻分壓電路31 及陽極PMOS電晶體iys係介以感測放大器S/A而在位元線乩 -13-

本纸条尺度適用中國國各標準(CMS) A4規格（210 X 297公D 536815

AT B7 五、發明説明（11 ) 上形成了選擇性施加Vaa/2電壓的低電壓寫入電路。 平常寫入時介以感測放大器S/A而在位元線BL上施加 Vaa電壓時，將陽極PMOS電晶體Trs關閉，將陽極PMOS電晶 體Trp接通。 在低電壓寫入動作時介以感測放大器S/A而在位元線BL 上施加Vaa/2脈衝電壓時，將PMOS電晶體Trp關閉，將PMOS 電晶體Trs接通。 各FeRAM單元10為由串聯連接之單元選擇用M0S電晶體 Tst及強謗電體電容器Cm所組成之單元胞，單元選擇用M0S 電晶體T s t的沒極連接於字元線W 強誘電體電答器C m —端 (屏極）連接於屏板線PL。 圖4為時間信號圖，其係顯示使用圖3之FeRAM的低電壓 寫入電路而在FeRAM單元進行低電壓寫入電路之動作的一 例。 該低電壓寫入中，將施加於位元線BL的脈衝電壓Vb設為 低電壓Vx，其具有施加於屏極線PL之電壓VPL的約1/2振幅 ，且V X設定為比抗電壓V c大的值。 說明動作時_首先如圖4所示，在將位元線BL預先充電於 0V的狀態下選擇字元線WL，繼續，在屏極線PL上施加脈衝 電壓VPL。如此，不僅初始的資料，FeRAM單元10的分極點 在脈衝電壓VPL施加期間（k)中變為圖2中的分極點d，於脈 衝電壓VPL施加結束時間（1)時變為圖2中的分極點e，變為 具有平常極化量之資料”0"。

之後，在位元線BL上施加脈衝電壓Vb( = Vx)。由此，FeRAM -14- 本紙張尺度適用中國國家標準(CNS) A4規格（210 X 297公釐） 536815 A7 B7 * 五、發明説明（12 ) 單元1 0之分極點在脈衝電壓Vb施加期間（m)中變為圖2中的 分極點i，於脈衝電壓Vb施加結束時間（η)時變為圖2中的分 極點j，變為具有小極化量之資料π Γ’。 此時，若選擇連接在施加了脈衝電壓Vb之位元線BL的所 有FeRAM單元1 0之字元線WL時，因為單元全部被同時存取， 故分極效率提升。 本發明之第一實施形態的第二實施例 圖5為一電路圖，其係顯示本發明之第一實施形態之第 二實施例的FeRAM的一部份，特別是詳細顯示出圖1中之單 元陣列11的一部份與其相關之低電壓寫入電路12以及寫入 /讀取電路。 圖6為一時間信號圖，其係顯示使用圖5之低電壓寫入電 路而進行FeRAM單元之低電壓寫入之動作的一例。 10為FeRAM單元，BL為位元線，WL為字元線，PL為陽極 線。S/A為連接於位元線BL之感測放大器，Trp為PMOS電晶 體，其在感測放大器S/A上選擇性連接平常寫入電壓Vaa， Trn為NMOS電晶體，其在感測放大器S/A上連接接地電位Vss。 51係屏極象選擇用之屏極線解碼電路，52為由屏極線解 碼電路5 1之輸出而驅動，而在屏極線PL上供給屏極電壓VPL 的屏極線驅動電路，Trr為在屏極線驅動電路52上選擇性連 接平常寫入電壓Vaa的PMOS電晶體。53係接受平常寫入電 壓Vaa而產生Vaa/2電壓的Vaa/2產生電路，Trs為在屏極線 驅動電路52上選擇性連接Vaa/2電壓的PMOS電晶體。Vaa/2 產生電路53及PMOS電晶體Trs係形成低電壓寫入電路，其乃 -15- 本纸張瓦度適用中國國家樣準(CNS) A4規格（210X297公釐） 536815

AT B7 五、發明説明（13 ) 在屏極線PL上選擇性施加Vaa/2電壓。 平常寫入時在屏極線PL上施加Vaa電壓時，將PMOS電晶 體Trs關閉，將PMOS電晶體Trr接通。 在低電壓寫入動作時在屏極線PL上施加Vaa/ 2的脈衝電 壓時，將PMOS電晶體Trr關閉，將PMOS電晶體Trs接通。 各FeR AM單元10為由串聯連接之單元選擇用M0S電晶體 Tst及強謗電體電容器Cm所組成之單元胞，單元選擇用M0S 電晶體Tst的汲極連接於字元線BL，單元選擇用M0S電晶體 Tst的閘極連接於字元線WL，強誘電體電容器Cm—端（屏極） 連接於屏板線PL。 圖6為時間信號圖，其係顯示使用圖5之FeRAM的低電壓 寫入電路而在FeRAM單元進行低電壓寫入電路之動作的一 例。 該低電壓寫入中，將施加於屏極線PL的脈衝電壓VPL設 為低電壓Vx，其具有施加於位元線BL之電壓Vb的約1 / 2振幅 。且設定為比抗電壓Vc大的值。 說明動作時首先如圖6所示，在將屏極線PL預先充電於 0V的狀態下選Jf字元線WL，繼續，在位元線BL上施加脈衝 電壓Vb。如此，不僅初始的資料，FeR AM單元1 0的分極點在 脈衝電壓Vb施加期間（k)中變為圖2中的分極點f，於圖6中 之脈衝電壓V b施加結束時間（1)時變為圖2中的分極點c， 變為具有平常極化量之資料ΠΓ。 之後，在位元線PL上施加脈衝電壓VPL ( = Vx)。由此， FeRAM單元10之分極點在脈衝電壓VPL施加期間（m)中變為 -16- 本紙張尺度適用中國國家標準(CMS) A4規洛（210 X 297公釐） 536815 A7 B7 五、發明説明（14 ) 圖2中的分極點g，於脈衝電壓V P L施加結束時間（η)時變為 圖2中的分極點h，變為具有小極化量之資料Π0Π。 本發明之第一實施形態的第三實施例 圖7為一電路圖，其係顯示本發明之第一實施形態之第 三實施例的FeRAM的一部份，特別是詳細顯示出圖1中之單 元陣列11的一部份與其相關之低電壓寫入電路12以及寫入 /讀取電路。該電路具有選擇性施加Vaa/2電壓於位元線BL 之電路與選擇性施加Vaa/2電壓於屏極線PL之電路。圖8為 一時間信號圖，其係顯示使用圖7之FeRAM之低電壓寫入電 路而進行FeRAM單元之低電壓：寫入之動作的一例。 10為FeRAM單元，BL為位元線，WL為字元線，PL為屏極 線。S/A為連接於位元線BL之感測放大器，Trp為PMOS電晶 體，其用以在感測放大器S/A上選擇性連接平常寫入電壓 Vaa或Vaa/2電壓，Trn為NMOS電晶體，其在感測放大器S/A 上連接接地電位Vss。PMOS電晶體Trp及NMOS電晶體Trn係介 以感測放大器S/A而形成了在位元線BL上施加平常寫入電 壓Vaa或是低電壓窝入電壓Vaa/2的電路。 7 1係屏極攀選擇用之屏極線解碼電路，72為由屏極線解 碼電路71之輸出而驅動，而在屏極線PL上供給屏極電壓VPL 的屏極線驅動電路。 73係分割平常寫入電壓Vaa而產生Vaa/2的電壓分壓電 路（Vaa/2產生電路）’ 74係電壓比較電路，Trr係在電壓比 較電路74之一方之輸入節點（+ )上選擇性連接平常寫入電 壓Vaa的MOS電晶體，Trs係在電壓比較電路74之一方之輸入 -17- 本纸張尺度適用中國國家樣準(CMS) A4規格(210X 297公簧） 536815 A7 — B7 五、發明説明（15 ) 節點（+)上選擇性連接Vaa/2電壓的MOS電晶體。

Trf係還原控制用之MOS電晶體，平常寫入電壓Vaa被施 加於源極上，閘極連接於電壓比較電路74之輸入節點上， 汲極除了連接於電壓比較電路74之另一方的輸入節點（一） 上，還連接於屏極線驅動電路72之動作電源節點上。

Vaa/2產生電路73、MOS電晶體Trs以及Trs、電壓比較電 路74、MOS電晶體Trf以及屏極線驅動電路72係在屏極線PL 上選擇性施加平常寫入電壓Vaa或是低電壓寫入電壓Vaa/2。 平常寫入時在屏極線P L上施加V a a電壓時’將Μ 0 S電晶體 Trs關閉，將MOS電晶體Trr接通。 此外，在低電壓寫入動作時在屏極線PL上施加Vaa/2的脈 衝電壓時，將MOS電晶體Trr關閉，將MOS電晶體TVs接通。 各FeRAM單元10為由串聯連接之單元選擇用MOS電晶體 Tst及強謗電體電容器Cm所組成之單元胞，單元選擇用MOS 電晶體Tst的汲極連接於字元線BL，單元選擇用MOS電晶體 Tst的閘極連接於字元線WL，強謗電體電容器Cm之一端（屏 極）連接於屏極線PL。 圖8為時間信號圖，其係顯示使用圖7之FeRAM的低電壓 寫入電路而在FeRAM單元進行低電壓寫入電路之動作的一 例0 該寫入中，將位元線預先充電電壓Vb設為具有施加於屏 極線PL之脈衝電壓VPL的約1/2振幅，以進行低電壓寫入。 說明動作時首先如圖8所示，在將位元線BL設為預先充 電於位元線預先充電電壓Vb (約1/2 VPL)的狀態下，提升字 -18- 本纸張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 536815 A7 B7 五、發明説明（16 ) 元線電壓Vwl而選擇字元線WL。由此FeRAM單元10的分極點 在字元線WL選擇後的期間（k)中變為圖2之分極點i。之後， 在屏極線PL施加一次以上的脈衝電壓VPL。此時，脈衝電壓 VPL在等於位元線電壓Vb時（1)，FeRAM單元10的分極點變 為圖2中的分極點j，FeRAM單元10的分極點在變為脈衝電 壓VPL施加期間（m)中變為圖2中的分極點g，脈衝電壓VPL 在等於位元線電壓Vb時（η)，變為圖2中的分極點h。 此般，在位元線BL上施加固定電壓約1/2 VPL的狀態下 ，以在屏極線PL上施加一次以上的脈衝電壓VPL，以平常寫 入時之約1/2的電壓進行對FeRAM單元10的資料寫入，故強 誘電體電容器之極化量變為比平常寫入時之極化量小的極 化量。 圖9為時間信號圖，其係顯示使用圖7之FeRAM的低電壓 寫入電路而在FeRAM單元進行資料寫入電路之低電壓寫入 動作的其他例。 該低電壓寫入中，.將施加於屏極線PL之脈衝電壓VPL設 為具有施加於外元線BL之脈衝電壓Vb的約1/2振幅，以進行 低電壓寫入。 說明動作時首先如圖9所示，在將屏極線PL設為預先充 電於屏極線預先充電電壓VPL (約1/2 Vb)的狀態下，提升字 元線電壓Vwl而選擇字元線WL。由此FeRAM單元10的分極點 在字元線WL選擇後的期間（k)中變為圖2之分極點g。之後， 在位元線BL施加一次以上的脈衝電壓Vb。此時，脈衝電壓 Vb在等於脈衝電壓VPL時（1)，FeRAM單元10的分極點在變為 -19 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 536815 A7 B7 五、發明説明（17 ) 圖2中的分極點h。繼續，FeRAM單元10的分極點在脈衝電 壓Vb施加期間（m)中變為圖2中的分極點i，脈衝電壓Vb在 等於脈衝電壓VPL時（η)中，變為圖2中的分極點j。 此般，在屏極線PL上施加固定電壓約1/2 Vb的狀態下， 以在位元線BL上施加一次以上的脈衝電壓Vb，以平常寫入 時之約1/2的電壓進行對FeRAM單元10的資料寫入，故強謗 電體電容器之極化量變為比平常寫入時之極化量小的極化 "Mr ° 本發明之第一實施形態的第四實施例 圖1 0顯示由多個（該實施例中為8個）單元胞1 0所組成之 單元區塊的電路圖。圖1 0中只代表性顯示出4個單元胞。 各FeRAM單元10之單元選擇用MOS電晶體Tst之汲極連接 於位元線BL或是/BL，各FeRAM單元10之單元選擇用MOS電晶 體Tst之閘極連接於各對應字元線WL0〜WL7，各FeRAM單元 10之強謗電體電容器Cm的一端（屏極）各連接於對應之屏極 線PL0 、 PL1 、 ".PL7 ° 圖11為一電路圖，其係顯示本發明之第一實施形態之第 四實施例的FeRAM的一部份，特別是詳細顯示出圖1中之單 元陣列11的一部份與其相關之低電壓寫入電路12以及寫入 /讀取電路。

WL0〜WL7為字元線，PL0〜PL7為屏極線，BL及/BL為互 補的一對位元線，S/A為連接於一對位元線BL、/BL之感測 放大器，Trp為PMOS電晶體，其在感測放大器S/A上連接平 常寫入電壓Vaa，Trn為NMOS電晶體，其在感測放大器S/A -20- 本紙張尺度適用中國國家標準(CNS) A4規格（210 X 297公釐） 536815 A7 _____ B7 五、發明説明（18 ) 上連接接地電位V s s。 111及112為在一對位元線bl、/BL上選擇性連接平常寫 入動作用之預先充電電壓（接地電位）Vss的Vss預先充電 MOS電晶體，113係連接於一對位元線BL、/BL間之Vss補償 用之MOS電晶體，114係補償信號線其係供給預先充電/補償 信號Eqr到上述Vss預先充電用MOS電晶體111、112及VSS補 頂用MOS電晶體113之各閘極上。vss預先充電用m〇s電晶體 111、112及Vss補償用MOS電晶體113、以及補償信號線114 係形成將Vss選擇性施加於一對位元線、/bl之平常寫入 電路。 119係接受平常寫入電壓Vaa及接地電位Vss而產生 Vaa/2電壓的Vaa/2產生電路；115以及116係各選擇性將低 電壓寫入動作用預先充電電壓Vaa/2連接於位元線BL、/BL 之MOS電晶體；117係連接於一對位元線bl、/BL間之Vaa/2 補償用MOS電晶體；118係預先充電/補償信號線其係供給預 先充電/補償信號Eqs到上述Vaa/2預先充電用M0S電晶體 115、116及Vaa/2補償用M0S電晶體117之各閘極上。Vaa/2 產生電路119'Vaa/2預先充電用MOS電晶體115、11 6及Vaa/2 補償用MOS電晶體117以及預先充電/補償信號線118係形成 將Vaa/2選擇性施加於一對位元線BL、/BL之低電壓寫入電 12 0係轉換閘極用的Μ 0 S電晶體’其在前述平常寫入電路 及低電壓寫入電路與單元區塊2 0之間直行插入各位元線此 、/BL中，而由閘極控制信號0 i控制。 -21 - 本紙張尺度適用中國國家標準(CNS) A4規格（210 X 297公釐） 536815 A7 —___________ 五、發明説明（19 )—" ' ----- 平:寫入時將一對位元線乩預先充電到“3時，係將預 ^充兒/補仏仏號Eqs非活性化而將低電壓寫入電路之各電 日日也115、U6、1Π關閉’另一方面將預先充電/補償信號 Eqi*活性化而將平常窝入電路之各電晶體iu、ii2、 通。 低電壓寫人動作時將—對位元㈣預先充電到—/2時 ，係將預先充電/補償信號Eqr非活性化而將平常寫入電路 =各電晶體111、112、113關閉’另一方面將預先充電/補 償信號Eqs活性化而將低電塵寫入電路之各電晶體115、116 、117接通。 本發明之第一實施形態的第五實施例 圖12係一電路圖，其係顯示本發明之第一實施形態之第 五實施例的FeRAM的電路圖，特別是詳細顯示出圖1中之單 元陣列11的一邯份與其相關之低電壓寫入電路12以及寫入 /讀取電路。 孩電路參考圖11而與前述之電路比較，低電壓寫入電路 相異，而其他相同，故相同的部份附加上與圖丨丨相同的符 號。

Trr係一平常動作用的NM〇s電晶體，其係將供給預先充 電/補償信號E q r之平常寫入電路的補償信號線i丨4選擇性 連接於接地電位V s s上。

Vaa/2產生電路121係使用以電阻R、R來分割平常寫入電 壓Vaa而產生Vaa/2電壓之電阻分壓電路。Trs係一關㈨電晶 體，其係將上述Vaa/2電壓選擇性連接於前述補償信號線 -22- 本紙張尺度適用中S國家標準(CNS) A4規格（210 X 297公登） 536815 A7 B7 五、發明説明（20 ) 114及一對位元線乩、/^1^上。¥38/2產生電路121及.08電 晶體Trs而形成低電壓寫入電路。 平常寫入時將一對位元線BL、/BL預先充電到Vss時，係 將低電壓寫入電路之NMOS電晶體Trs關閉，另一方面將平常 寫入電路之NMOS電晶體Trr接通，且將預先充電/補償信號 Eqit活性化而將寫入電路之各電晶體111、112、113接通。 低電壓寫入時將一對位元線BL、/BL預先充電到Vaa/2時 ，係將平常動作用之各電晶體111、112、113關閉，另一方 面將低電壓寫入之NMOS電晶體Trs接通，將各電晶體111、 112、113接通。 圖1 3為一時間信號圖，其係顯示圖11之第四實施例之 FeRAM或是圖12之第五實施例之FeRAM的低電壓寫入動作的 一例。 在字元線WL0〜WL7中只有與選擇單元對應之1條（如字 元線WL0)設定在"Ηπ水準，其他的字元線設定在’1’’水準。 因此，連接於選擇字元線WL0之單元亦即選擇單元之M0S電 晶體變為接通狀態，另一方面連接於非選擇字元線WL1〜‘ WL7之單元亦即非選擇單元之M0S電晶體變為關閉狀態。因 此，閘極連接於選擇字元線WL0之單元的單元電容器連接於 位元線BL、/BL與屏極線PL0之間。 繼續，在FeRAM上加諸熱步驟之前，如晶圓階段之篩選 測試結束後組裝步驟前，或是在製品出廠前的篩選測試結 束後製品出廠前，在將單元陣列之全部單元區塊的同一列 (如字元線WL0的列）之單元同時選擇的狀態下，屏極線PL0 -23- 本纸張尺度適用中國國家標準(CNS) A4規格（210 X 297公釐） 536815

AT B7 五、發明説明（21 ) '" 或所有的位元線BL上以前述之低電壓寫入電路來施加低電 壓Vx。 在選擇字元線WLO設定在，’Η”水準的狀態下，於屏極線pL〇 上施加脈衝電壓VPL(=Vx)時，設定在具小極化量的”〇”資料 ，相對於此，施加脈衝電壓Vb(=Vx)於位元線BL 、'/bl'時 ’設定在具小極化量的，，1 ”資料。 此外，字元線WL0設定在"H”水準的期間内，如圖13所示 ，以多次的施加前述低電壓脈衝，可以更確實地設定具上 述小極化量的資料。 由此動作，可以同時選擇單元卩車列之所有的單元區塊的 同—列的單元，故記憶體容量即使變大其測試時間也可縮 短。 本發明之第一實施形態的第六實施例 圖14係一電路圖，其係顯示本發明之第一實施形態之第 六實施例的FeRAM的一部份，特別是詳細顯示出圖工中之單 兀陣列11的一部份與其相關之低電壓寫入電路12以及寫入 /讀取電路。該電路參考圖3而與前述之第_實施例的電路 比較，FeRAM單元組成相異，而其他相同，故相同的部份附 加上與圖3相同的符號。 圖15為一時間信號圖，其係顯示使用圖UtFeRAM的低 電壓寫入電路而在FeRAM單元上進行低電壓寫入動作的一 例。 圖14中，1〇為FeRAM單元，Tst為記憶體選擇電晶體，玎 為記憶體選擇信號線，BL為位元線，WL為字元線，凡為屏 -24- 536815 A7 ______ B7 __ 五、發明説明（22 ) 極線。S/A為連接於位元線此之感測放大器，Trp為pM〇s電 晶體，其在感測放大器S/A上選擇性連接平常寫入電壓Vaa ’ Trn為NMOS電晶體，其在感測放大器S/A上連接接地電位 Vss °

FeRAM單元1〇為tc並聯連接型單元胞，強謗電體電容器 Cm上並聯連接了開關用MOS電晶體Tm。關於TC並聯連接型單 元胞係詳述於美國專利公報第5, 9〇3, 492(Daisaburc) Takashima) ° 開關用MOS電晶體Tm的源極（強謗電體電容器Cm的屏極 側）連接於屏極線PL，開關用m〇s電晶體Tm的汲極（強謗電體 電容器Cm的蓄電極側）係介以單元選擇用電晶體Tst而連接

於位元線BL。開關用m〇s電晶體Tm的閘極連接於字元線WL °單兀選擇用電晶體Tst的閘極連接於記憶體選擇信號線 ST ° 31係使用以2個電阻r、r來分割平常寫入電壓Vaa而產生 Vaa/2電壓之電阻分壓電路，Trs係一 pM〇s電晶體，其係將 上述Vaa/2電壓選擇性連接於感測放大器3/人^電阻分壓電 路31及PMOS電晶體Trs係介以感測放大器s/A而形成選擇性 施加Vaa/2電壓於位元線bl的低電壓寫入電路。 平常寫入時介以感測放大器S/A而施加Vaa電壓於位元 線BL時’將PMOS電晶體Trs關閉，將PMOS電晶體Trp接通。 低電壓寫入時介以感測放大器S/A而施加Vaa/2脈衝電 壓於位元線BL時，將PMOS電晶體Trp關閉，將PMOS電晶體Trs 接通。 •25- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） (23 五、發明説明 …圖丨5為時間信號圖，其係顯示使用圖14之FeRAM的低電 壓寫入電路而在FeRAM單元進行低電壓寫入電路之動作的 一例。 该低電壓寫入中，將施加於位元線BL的脈衝電壓礼設為 低私壓¥\，其具有施加於屏極線pL之電壓vpL的約振幅 ’且Vx設定為比抗電壓Vc大的值。 說月動作時首先如圖！ 5所示，在將位元線預先充電於 V的狀怎下選擇字元線，將字元線孔設定在，，^，，水準，單 ，10之電晶體Tm設在關閉狀態。另_方面將記憶體選擇信 號線ST設在” H”水準’將記憶體選擇電晶體Tst設在接通狀 態。繼續，在屏極線PL上施加脈衝電壓VPL。如此，不僅初 的貝料FeRAM單兀10的分極點在脈衝電壓vpL施加期間 ⑴中欠為圖2中的分極點d，於脈衝電壓vpL施加結束時間 :?時變為目2中6嫩點e，㈣具有平常極化量之資料

Vb (=Vx)。由此，FeRAM 間（m)中變為圖2中的 (η)時變為圖2中的分 之後’在彳1元線β L上施加脈衝電壓 單元10之分極點在脈衝電壓Vb施加期 分極點i，於默衝電壓Vb施加結束時間 極點j ’’交為具有小極化量之資料，，1，， 此時’若選擇連接在施加了脈衝 有單元1 0之記憶體選擇信號線37時 存取’故所有的單元之分極所需時 本發明之第一實施形態的第七實施例 電壓Vb之位元線BL的所 ’因為單元全部被同時 間縮短。 圖1 6係一電路圖 其係顯示本發明之第 一實施形態之第 536815 A7 B7 五、發明説明（24 ) 七實施例的FeRAM的一部份，特別是詳細顯示出圖1中之單 元陣列11的一部份與其相關之低電壓寫入電路12以及寫入 /讀取電路。該電路參考圖5而與前述之第二實施例的電路 比較，FeRAM單元組成相異，而其他相同，故相同的部份附 加上與圖5相同的符號。 圖17為一時間信號圖，其係顯示使用圖16之FeRAM的低 電壓寫入電路而在FeRAM單元上進行低電壓寫入動作的一 例。 10為FeRAM單元，BL為位元線，Tst為記憶體選擇電晶體 ，ST為記憶體選擇信號線，WL為字元線，PL為屏極線。S/A 為連接於位元線BL之感測放大器，Trp為PMOS電晶體，其在 感測放大器S/A上選擇性連接平常寫入電壓Vaa，Trn為NMOS 電晶體，其在感測放大器S/A上連接接地電位Vss。

FeRAM單元10為TC並聯連接型單元胞，強誘電體電容器 Cm上並聯連接了開關用MOS電晶體Tm。 開關用MOS電晶體Tm的源極（強謗電體電容器Cm的屏極 側）連接於屏極線PL，開關用MOS電晶體Tm的汲極（強謗電體 電容器Cm的蓄_電極側）係介以單元選擇用電晶體Tst而連接 於位元線BL。開關用MOS電晶體Tm的閘極連接於字元線WL 。單元選擇用電晶體Tst的閘極連接於記憶體選擇信號線 ST ° 51為屏極線選擇用之屏極線解碼電路，52為由屏極線解 碼電路51之輸出而驅動，而在屏極線PL上供給屏極電壓VPL 的屏極線驅動電路，Trr係PMOS電晶體，其將平常寫入電壓 -27- 本纸張尺度適用中國國家標準(CNS) A4規格（21〇x 297公釐） 536815 A7 B7 五、發明説明（25 )

Vaa選擇性連接於屏極線驅動電路52。53係接受平常寫入 電壓Vaa而產生Vaa/2電壓之Vaa/2產生電路，Trs係PMOS電 晶體，其將上述Vaa/2電壓選擇性連接於屏極線驅動電路52 。Vaa/2產生電路53及PMOS電晶體Trs係形成在屏極線PL上 選擇性施加Vaa/2電壓的低電壓寫入電路。 平常爲入時在屏極線P L上施加V a a電昼時’將P Μ 0 S電晶 體Trs關閉，將PMOS電晶體Trr接通。 低電壓寫入時在屏極線PL上施加Vaa/2的脈衝電壓時， 將PMOS電晶體Trr關閉，將PMOS電晶體Trs接通。 圖17為時間信號圖，其係顯示使用圖16之FeRAM的低電 壓寫入電路而在FeRAM單元進行低電壓寫入電路之動作的 一例。 該低電壓寫入中，將施加於屏極線PL的脈衝電壓VPL設 為低電壓Vx，其具有施加於位元線BL之電壓Vb的約1/2振 幅，且V X設定為比抗電壓V c大的值。 說明動作時首先如圖17所示，在將屏極線PL預先充電於 0V的‘狀態下，將字元線WL設定在nLn水準，單元10之電晶體 Tm設在關閉狀_態。另一方面將記憶體選擇信號線ST設在πΗη 水準，將記憶體選擇電晶體Tst設在接通狀態。繼續，在屏 極線BL上施加脈衝電壓Vb。如此，不僅初始的資料，FeRAM 單元10的分極點在脈衝電壓Vb施加期間（k)中變為圖2中的 分極點f，圖16中之脈衝電壓Vb施加結束時間（1)時變為圖2 中的分極點c，變為具有平常極化量之資料π厂。 之後，在屏極線PL上施加脈衝電壓VPL( = Vx)。FeRAM單 -28- 本纸張尺度適用中國國家標準(CNS) A4規格（21〇x 297公釐） 536815 A7 B7 五、發明説明（26 ) 元10之分極點在脈衝電壓VPL施加期間（m)中變為圖2中的 分極點g，於脈衝電壓VPL施加結束時間（η)時變為圖2中的 分極點h，變為具有小極化量之資料。 本發明之第一實施形態的第八實施例 圖18顯示一電路圖，其係顯示本發明之第一實施形態之 第八實施例的FeRAM的一部份，特別是顯示出圖1中之單元 陣列11的一部份與其相關之低電壓寫入電路12以及寫入/ 讀取電路。該電路參考圖7而與前述之第三實施例的電路比 較，FeRAM單元組成相異，而其他相同，故相同的部份附加 上與圖7相同的符號。圖19為一時間信號圖，其係顯示使用 圖18之FeRAM的低電壓寫入電路而在FeRAM單元上進行低電 壓寫入動作的一例。 10為FeRAM單元，BL為位元線，Tst為記憶體選擇電晶體 ，ST為記憶體選擇信號線，WL為字元線，PL為屏極線。S/A 為連接於位元線BL之感測放大器，Trp為PMOS電晶體，其在 感測放大器S/A上連接平常寫入電壓Vaa或Vaa/2電壓，Trn ‘為NMOS電晶體，其在感測放大器S/A上連接接地電位Vss。 PMOS電晶體Tup及.OS電晶體Trn係形成一電路其過感測放 大器S/A而將平常寫入電壓Vaa或低電壓寫入電壓Vaa/2施 加於位元線BL。

FeRAM單元10為TC並聯連接型單元胞，強謗電體電容器 Cm上並聯連接了開關用M0S電晶體Tm。 開關用M0S電晶體Tm的源極（強謗電體電容器Cm的屏極 側）連接於屏極線PL，開關用M0S電晶體Tm的汲極（強謗電體 -29- 本纸張尺度適用中國國家標準(CNS) A4規格（210 X 297公釐） 536815 A7 B7 五、發明説明（27 ) 電容器Cm的蓄電極側）係介以單元選擇用電晶體Tst而連接 於位元線BL。開關用MOS電晶體Tm的閘極連接於字元線WL 。單元選擇用電晶體Tst的閘極連接於記憶體選擇信號線 ST ° 71為屏極線選擇用之屏極線解碼電路，72為由屏極線解 碼電路71之輸出而驅動，而在屏極線PL上供給屏極電壓VPL 的屏極線驅動電路。 73係分割平常寫入電壓Vaa而產生Vaa/2電壓的電阻分 壓電路（Vaa/2產生電路），74係電壓比較電路，Trr係在電 壓比較電路74—方之輸入節點（+ )上選擇性連接平常寫入 電壓Vaa的MOS電晶體，Trs係在電壓比較電路74—方之輸入 節點（+ )上選擇性連接Vaa/2電壓的MOS電晶體。

Trf係還原控制用之MOS電晶體，平常寫入電壓Vaa被施 加於源極上，閘極連接於電壓比較電路74之輸出節點上， 汲極除了連接於電壓比較電路74之另一方的輸入節點（一） 上，還連接於屏極線驅動電路72之動作電源節點上。

Vaa/2產生電路73、MOS電晶體Trs以及Trs、電壓比較電 路74、MOS電/曰體Trf以及屏極線驅動電路72係在屏極線 PL上選擇性施加平常寫入電壓Vaa或是低電壓寫入電壓 Vaa/2 ° 平常寫入時在屏極線P L上施加V a a電壓時’將Μ 0 S電晶體 Trs關閉，將MOS電晶體Trr接通。 此外，在低電壓寫入動作時在屏極線PL上施加Vaa/2的脈 衝電壓時，將MOS電晶體Trr關閉，將MOS電晶體Trs接通。 -30- 本紙張尺度適用中國國家標準(CNS) A4規格（210 X 297公釐） 536815 A7 B7 五、發明説明（28 ) 圖19為時間信號圖，其係顯示使用圖18之FeRAM的低電 壓寫入電路而在FeRAM單元進行低電壓寫入電路之動作的 一例0 該寫入中，將位元線預先充電電壓Vb設為具有施加於屏 極線PL之脈衝電壓VPL的約1/2振幅，以進行低電壓寫入。 說明動作時首先如圖19所示，在將位元線BL設為預先充 電於位元線預先充電電壓Vb (約VPL /2)的狀態下，將字元 線電壓Vwl而設定在nLn水準。將單元10之電晶體Tm設在關 閉狀態。另一方面，將單元選擇信號ST設在”ΗΠ水準，將單 元選擇用電晶體Tst設在接通狀態。由此FeRAM單元10的分 極點在字元線WL選擇後的期間（k)中變為圖2之分極點i。之 後，在屏極線P L施加一次以上的脈衝電壓V P L。此時，脈 衝電壓VPL在等於位元線電壓Vb時（1)，FeRAM單元10的分極 點變為圖2中的分極點j。繼續，FeRAM單元10的分極點在 脈衝電壓VPL施加其期間（m)時，變為圖2中的分極點g，在 脈衝電壓VPL等於位元線電壓Vb (η)時，變為圖2中的分極點 h 〇 此般，在位_元線BL上施加固定電壓約VPL /2的狀態下， 以在屏極線PL上施加一次以上的脈衝電壓VPL，以平常寫入 時之約1/2的電壓進行對FeRAM單元10的資料寫入，故強誘 電體電容器之極化量變為比平常寫入時之極化量小的極化 量° 圖2 0為時間信號圖，其係顯示使用圖18之FeRAM的低電 壓寫入電路而在FeRAM單元進行低電壓寫入動作的其他例。 -31 - 本紙張尺度通用中國國家標準(CNS) A4規格（210 X 297公釐） 536815 A7 B7 五 、發明説明（29 ) 該低電壓寫入中，將施加於屏極線PL之脈衝電壓VPL設 為具有施加於位元線BL之脈衝電壓Vb的約1 / 2振幅，以進行 低電壓寫入。

說明動作時首先如圖20所示，在將屏極線PL設為預先充 電於屏極線預先充電電壓VPL (約Vb/2)的狀態下，將字元線 電壓Vwl設定在”Ln水準，將單元10的電晶體Tm設在關閉狀 態。另一方面，將單元選擇信號ST設在ΠΗΠ水準，將單元選 擇用電晶體Tst設在接通狀態。由此FeRAM單元10的分極點 在字元線WL選擇後的期間（k)中變為圖2之分極點g。之後， 在位元線BL施加一次以上的脈衝電壓Vb。此時，脈衝電壓 Vb在等於脈衝電壓VPL時（1)，FeRAM單元10的分極點在變為 圖2中的分極點h。繼續，FeRAM單元10的分極點在脈衝電壓 Vb施加期間（m)中變為圖2中的分極點i，脈衝電壓Vb等於脈 衝電壓VPL時（η)中變為圖2中的分極點j。 此般，在屏極線PL上施加固定電壓約Vb/2的狀態下，以 在位元線BL上施加一次以上的脈衝電壓Vb，以平常寫入時 之約1/2的電壓進行對FeRAM單元10的資料寫入，故強謗電 體電容器之極化量變為比平常寫入時之極化量小的極化量。 本發明之第一實施形態的第九實施例 圖21顯示由多個（該實施例中為8個）TC並聯連接型單元 胞所組成之單元區塊2 0的電路圖。圖2 1中只代表性顯示出5 個TC並聯連接型單元胞。

FeRAM單元為TC並聯連接型單元胞，在強謗電體電容器 Cm上並聯連接開關用MOS電晶體Tm。 -32- 本纸張尺度適用中國國家樣準(CNS) A4規格（210 X 297公釐） 536815 五 A7 - B7 發明説明（30 ) 單元區塊20係由在強謗電體電容器Cm上並聯連接開關 用M0S電晶體Tm而形成之單元胞8個串聯連接組成。串聯連 接之單元的一端連接於屏極線PL，另一端介以區塊選擇電 晶體Tbs而連接於位元線BL。 繼續，各單元胞之單元電晶體Tm的閘極各連接於字元線 WL0〜WL7，區塊選擇電晶體Tbs之閘極連接於區塊選擇線BS 。區塊選擇線BS中輸入區塊選擇訊號。 圖22為一電路圖，其係顯示本發明之第一實施形態之第 九實施例的FeRAM的一部份，特別是詳細顯示出圖1中之單 元陣列11的一部份與其相關之低電壓窝入電路12以及寫入 /讀取電路。 20為單元區塊，Tbs為區塊選擇電晶體，WL0〜WL7為字 元線，PL為屏極線，BL及/BL為互補的一對位元線，S/A為 連接於一對位元線BL、/BL之感測放大器，Trp為PMOS電晶 體，其在感測放大器S/A上連接平常窝入電壓Vaa，Trn為 NMOS電晶體，其在感測放大器S/A上連接接地電位Vss。 111及112為在一對位元線BL、/BL上選擇性連接平常寫 入動作用之預先充電電壓（接地電位）Vss的Vss預先充電用 之MOS電晶體，113係連接於一對位元線BL、/BL間之Vss補 償用MOS電晶體，114係補償信號線，其供給預先充電/補償 信號Eqr到上述Vss預先充電用MOS電晶體111、112及Vss補 償用M0S電晶體113之各閘極上。Vss預先充電用MOS電晶體 111、112及Vss補償用M0S電晶體113、以及補償信號線114 係形成將Vss選擇性施加於一對位元線BL、/BL之平常寫入 -33- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 裝 訂

536815 A7 B7 五、發明説明（31 ) 電路。 119係接受平常寫入電壓yaa及接地電位vss而產生 Vaa/2電壓的Vaa/2產生電路；115以及116係各選擇性將低 電壓寫入動作用預先充電電壓Vaa/2連接於位元線Bl、/BL 之MOS電晶體；1 π係連接於一對位元線BL、/BL間之Vaa/2 補償用MOS電晶體；118係預先充電/補償信號線，其供給預 先充電/補償信號Eqs到上述Vaa/2預先充電用M0S電晶體 115、116及Vaa/2補償用M0S電晶體117之各閘極上。vaa/2 產生電路119、Vaa/2預先充電用MOS電晶體115、11 6及Vaa/2 補償用MOS電晶體117以及預先充電/補償信號線i丨8係形成 將Vaa/2電壓選擇性施加於一對位元線BL、/乩之低電壓寫 入電路。 120係轉換閘極用的M0S電晶體，其在前述平常寫入電路 及低電壓寫入電路與單元區塊2〇之間串聯連接插入各位元 線BL、/BL中，而由閘極控制信號0 i控制。 平常窝入時將一對位元線BL預先充電到Vss時，係將預 先充電/補償信號Eqs非活性化而將低電壓寫入電路之各電 晶體115、116，、117關閉，另一方面將預先充電/補償信號 Eqr活性化而將平常寫入電路之各電晶體111、u2、m接 通。 低電壓寫入動作時將一對位元線BL預先充電到以&/2時 ’係將預先充電/補償信號Eqr非活性化而將平常寫入電路 之各電晶體m、112、113關閉，另-方面將預先充電/補 償信號Eqs活性化而將低電壓電路之各電晶體115、116、117 -34- 本纸張尺度適用中g國家標準(CNS) A4規格(210 X 297公釐） 536815 A7 B7 五、發明説明（32 ) 接通。 本發明之第一實施形態的第十實施例 圖23顯示一電路圖，其係顯示本發明之第一實施形態之 第十實施例的FeRAM之一部份的電路圖，特別是顯示出圖1 中之單元陣列11的一部份與其相關之低電壓寫入電路12以 及寫入/讀取電路。該電路參考圖22而與前述之電路比較， 低電壓寫入電路相異，而其他相同，故相同的部份附加上 與圖22相同的符號。

Trr係一平常動作用的NMOS電晶體，其係將供給預先充 電/補償信號Ecir之平常寫入電路的補償信號線114選擇性 連接於接地電位Vss上。

Vaa/2產生電路121係使用以電阻R、R來分割平常寫入電 壓Vaa而產生Vaa/2電壓之電阻分壓電路。Trs係一 NMOS電晶 體，其係將上述Vaa/2電壓選擇性連接於前述補償信號線 114及一對位元線BL、/BL上。Vaa/2產生電路121及NMOS電 晶體Trs係形成低電壓寫入電路。 平常寫入時將一對位元線BL、/BL預先充電到Vss時，係 將低電壓寫入電路之NMOS電晶體Trs關閉，另一方面將平常 寫入動作用之電路之NMOS電晶體Trr接通？且將預先充電/ 補償信號Ecir活性化而將寫入電路之各電晶體111、112、113 接通。 低電壓寫入動作時將一對位元線BL、/BL預先充電到 Vaa/2時，係將平常動作用之NMOS電晶體Trr關閉，另一方 面將低電壓寫入電路之NMOS電晶體Trs接通，將各電晶體 -35- 1 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 536815 A7 B7 五、發明説明（33 ) . 111、112、113接通。 圖24為一時間信號圖，其係顯示圖22之第九實施例之 FeRAM或是圖23之第十實施例之FeRAM的低電壓寫入動作的 一例〇 在字元線WLO〜WL7中只有與選擇單元對應之1條（如字 元線WLO)設定在nLn水準，其他的字元線設定在ΠΗΠ水準。 因此，連接於選擇字元線WLO之單元亦即選擇單元之MOS電 晶體Tm變為關閉狀態，另一方面連接於非選擇字元線WL1 〜WL7之單元亦即非選擇單元之MOS電晶體Tm變為接通狀態 。繼續，區塊選擇線（如BSO)設定在”ΗΠ水準，該設定於πΗη 水準之區塊選擇線BSO上所連接之區塊選擇電晶體Tbs為接 通狀態。由此，選擇單元，而選擇單元之單元電容器Cm連 接於位元線BL與屏極線PL之間。 繼續，在FeRAM上加諸熱步驟之前，如晶圓階段之篩選 測試結束後組裝步驟前，或是在製品出廠前的篩選測試結 束後製品出廠前，再將單元陣列之全部單元區塊的同一列 (如字元線WLO的列）之單元同’時選擇，將所有的區塊選擇線 BS設定在ΠΗΠ丰準而所有的區塊選擇電晶體Tbs在接通狀態 下，所有的位元線BL或屏極線PL上施加如前述般之比低電 壓寫入電路低的電壓Vx。 在選擇字元線WLO設定在"Ln的狀態下，於屏極線PL上施 加脈衝電壓VPL( = Vx)時，設定在具小分子量的π〇π資料。對 於此，在位元線BL、/BL上施加脈衝電壓Vb(=Vx)時，設定 在具小分子量的π Γ資料。 -36- 本紙張尺度適用中國國家標準(CNS) A4規格（210 X 297公釐） 536815 A7 ------- - B7 五、發明説明（34 ) " - -- 此外，字元線扎〇設定在”L”水準的期間内，如 ，以多次的施加前述低電壓脈衝νχ，可以更確實 —不 上述小極化量的資料。 、"又足具 此外，區塊選擇電晶體Tbs在設定於接 々I 狀怨的期間内 ，以夕/入施加前述脈衝電壓VPL或脈衝電壓几，可以 舍 地彡又足具上述小極化量的資料。 、 由此動作’可關時·單元陣狀时的單元區塊的 同-列的單元，故記憶體容量即使變大其測試時間也可縮 短。 、’ 本發明之第二實施形態 圖25係一概略性顯示本發明之第二實施形態的龍之 一部份之區塊圖，圖26係顯示其滯後特性曲線。 該第二實施形態之FeRAM中，在記憶單元陣列之單元區 塊20及感測放大器S/A之間插入了分離用的M〇s電晶體13〇 。繼續，在低電壓寫入時，供給於分離用的M〇s電晶體13〇 之閘極中閘極控制信號PHT從高升壓電壓Vpp (平常寫入電 壓）降到低内邵電源電壓Vaa ’因此，單元陣列側之位元線 的/BL、BL之1_ :貝料寫入電壓控制在yaa_yt (八：分離用 黾日曰f豆13 0的6¾限值電壓），抑制因單元陣列的熱以及應力 等所產生之標印。 本發明之第二實施形態的第一實施例 圖27係顯示本發明之第二實施形態之第一實施例的 F.eRAM電路圖。圖28係一時間信號圖，其係顯示圖27之第一 實施例的FeRAM的低電壓寫入動作之一例。 -37- 本紙杀尺度適用中國國家標準(CNS) A4規格（210X 297公釐） 536815 五 A7 B7 、發明説明（35 ) 單元區塊20由8個並聯連接型單元胞串聯連接而組成， 此8個並聯連接型單元胞係強謗電體電容器Cm於單元電晶 體Tm的源極•汲極間並聯連接而組成。代表性者為：一對 位元線BL及/BL顯示有2個單元胞。串聯連接之單元的一端 連接於屏極線PL，另一端介以區塊選擇電晶體Tbs而連接於 位元線BL。 繼續，各單元胞的單元電晶體Tm的閘極各自連接於字元 線WL0〜WL7,區塊選擇電晶體Tbs之閘極連接於區塊選擇線 BS。區塊選擇線BS中輸入區塊選擇信號。 該實施例中，如圖27所示，記憶單元陣列之單元區塊20 與感測放大器S/A間之一對位元線BL、/BL各插入分離用的 MOS電晶體130。亦即，單元區塊20與感測放大器S/A間於位 元線BL插入分離用的MOS電晶體130。同樣地，單元區塊20 與感測放大器S/A間於位元線/BL插入分離用的MOS電晶體 130。於分離用的MOS電晶體130中，介以閘極控制信號PHT 而於該閘極中輸入閘極控制信號。繼續，在平常動作中， 閘極控制信號PHT為ΠΗΠ水準，亦即高升壓·電壓Vpp，以電性 連接單元區塊_20與感測放大器S/A。 繼續，低電壓寫入時，於封裝步驟前之寫入時，分離用 的MOS電晶體130的閘極中提供的閘極控制信號電壓PHT如 圖28所示，從高升壓電壓Vpp (平常寫入電壓）下降到低内部 電源電壓Vaa。由此，感測放大器側之位元線/BL、BL的電 位於接地電位Vss與内部電源電位Vaa之間維持調幅狀態， 另一方面，單元陣列側之位元線的/BL、BL中，如圖28所示 -38- 本紙張尺度通用中國國家標準(CNS) A4規格（210 X 297公釐） 裝 玎

線 536815 A7 B7 五、發明説明（36 ’ ’’ln資料寫入電壓減低為Vaa-Vt(Vt :分離用的M〇s電晶體 130的fe限值電壓）。如此，低電壓寫入時；因，，丨，，資料寫入 電壓減低為Vaa-Vt而抑制因單元陣列的熱以及應力等所產 生之標印。另一方面，感測放大器側之位元線/BL、BL的電 位，此時被切換為單元陣列側之位元線/BL、BL的電位，接 地電位Vss與内部電源電位Vaa之間因被調幅，故不產生窝 入不良現象。 圖28所示之低電壓寫入動作中，儲存於單元中之資料為 1貝料時，分極點從分極點（c)順序變化為分極點（g)、分 極點（i)、分極點（1)，變為具小極化量之資料，，1，，。另一方 面，儲存於單元中之資料為”〇，，資料時，藉由從外部寫入資 料1"，而分極點從分極點（e)順序變化為分極點（d)、分極 點（i) '分極點（1)，變為具小極化量之資料，，丨，，。如此，在 該實施例中，亦能與上述實施例相同地，可縮小極化量， 減低標印問題。此實施例中且不必區分屏極線側與位元線 i、J的笔源其組成簡單。且此實施例中，實現低電壓寫入 時上述貫施例中所必須之屏極線f，H，，水準側電位、位元線 Ηπ水準側電偉不必使之在晶片内部產生。 本發明之第二實施形態的第二實施例 圖29係本發明之第二實施例之FeRAM的一部份電路，圖 30係一時間信號圖，其係顯示圖⑽之第二實施例之 的低電壓寫入動作的一例。該電路參考圖27而與前述之第 一實施例的電路比較，其FeRAM.成相異，其他相同，故相 同部份附加上與圖27相同之符號。 •39-

裝

線 本纸張尺度適用中國國家@CNS) A4規格（21〇 X297公釐ί 536815 A7 B7 五、發明説明（37 )

FeRAM單元1 0由多個（如8個）單元胞所組成。代表性者為 :一對位元線BL及/BL顯示有2個單元胞。 各FeRAM單元10之單元選擇用電晶體Tst的汲極連接於 位元線BL或/BL，各FeRAM單元10之單元選擇用電晶體Tst 的閘極連接於各自對應之字元線WL0〜WL，各FeRAM單元10 之強謗電體容器Cm的一端（屏極）連接於各自對應之屏極線 PL0〜PL° 該實施例中，如圖29所示，記憶單元陣列之單元區塊20 與感測放大器S/A間之一對位元線BL、/BL各插入分離用的 MOS電晶體130。亦即，單元區塊20與感測放大器S/A間於位 元線BL插入分離用的MOS電晶體130。同樣地，單元區塊20 與感測放大器S/A間於位元線/BL插入分離用的MOS電晶體 130。於分離用的MOS電晶體130中，介以閘極控制信號PHT 而於該閘極中輸入閘極控制信號。繼續，在平常動作中， 閘極控制信號PHT為ΠΗ”水準，亦即高升壓電壓Vpp，以電性 連接單元區塊20與感測放大器S/A。 繼續，低電壓寫入時，於封裝步驟前之窝入時，分離用 的MOS電晶體1J0的閘極中提供的閘極控制信號電壓PHT如 圖30所示，從高升壓電壓Vpp (平常寫入電壓）下降到低内部 電源電壓Vaa。由此，感測放大器側之位元線/BL、BL的電 位於接地電位Vss與内部電源電位Vaa之間維持調幅狀態， 另一方面，單元陣列側之位元線的/BL、BL中，如圖30所示 ，” Γ資料寫入電壓減低為Vaa-Vt(Vt :分離用的MOS電晶體 1 30的臨限值電壓）。如此，低電壓寫入時，因π Γ資料寫入 -40- 本紙乐尺度適用中國国家標準(CNS) A4規格（21〇x 297公釐）

線 536815 A7 ____ B7 五、發明説明（38 ) 私壓減低為Vaa-Vt而抑制因單元陣列的熱以及應力等所產 生之標印。另一方面，感測放大器側之位元線/βί、乩的電 位’此時被切換為單元陣列側之位元線/BL、BL的電位，接 地電位Vss與内部電源電位Vaa之間因被調幅，故不產生寫 入不良現象。 圖30所π之低電壓寫入動作中，儲存於單元中之資料為 1資料時，分極點從分極點（c)順序變化為分極點（g)、分 極點（i)、分極點（丨），變為具小極化量之資料” 1 ”。另一方 面，儲存於單元中之資料為，，〇"資料時，藉由從外部寫入資 料π 1π，而分極點從分極點（e)順序變化為分極點、分極 點（i)、分極點（1)，變為具小極化量之資料”丨”。如此，在 該實施例中，亦能與上述實施例相同地，可縮小極化量， 減低標印問題。此實施例中且不必區分屏極線側與位元線 側的電源，其組成簡單。且此實施例中，實現低電壓寫入 時之上述實施例中所必須之屏極線”H，，水準側電位、位元線 ’’Ηπ水準側電位不必使之在晶片内部產生。 上述之任一實施例之強謗電體記憶體單元中，亦防止了 晶圓階段之說選測試後的組裝所產生的熱應力以及出廠後 焊接時熱應力等所產生之FeRAM單元劣化與軟體錯誤產生 ，由此來控制標印加速。 -41 - 本纸張尺度適用中國国家標準(CNS) A4規格（210 X 297公釐）

Claims (1)

1. 申請專利範圍 件 體 广己^體，其具有··包含多個記憶單元組成 =兀陣該記憶單元具有各強誘電體記憶元件血串 ~連接於前述強誘電體記憶元件之單元選擇用電晶體 ，及 κ 控制標印產生之標印控制手段，其係將各前述記怜單 di秀電體記憶元件的㈣電體膜之極 小於—般寫入時產生的極化量。 n疋為 2.如申請專利範圍第1項之強誘電體記憶體，其中前述標 =制手段係—低電壓寫人電路，藉由在前述強誘電體 :己t思兀件上施加比平常寫入時施加之電壓還低的低電 壓，以降低寫入時的前述強誘電體膜之極化量。 3·如申請專利範圍第i項之強誘電體記憶體，其中前述禪 2控制手段係一低電壓寫入電路，其藉由在前述強誘 也己fe元件上施加柷電壓大於前述強誘電體記憶元 者且飽和電壓低於前述強謗電體記憶元件之強誘電 膜之極化量飽和者之低電壓，以進行寫入。 4·如申請專利範圍第2項之強誘電體記憶體，其中前述低 電壓寫入電路包含： 低電壓產生電路，其係將平常寫入時之寫入電壓分壓 並產生前述低電壓者；及 脈衝電壓施加電路，該脈衝電壓係施加於連接前述記 i思單元之位元線，且具有前述低電壓之振幅者。 5·如申請專利範圍第3項之強謗電體記憶體，其中前述低 電塵寫入電路包含： -42 I;----^---------、玎------Φ (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標隼局員工消費合作社印裝 本纸張尺度適用中國國家標準（〇奶）厶4規格（21(^297公釐）— ------— 536815 A8 B8 C8 D8 六、申請專利範圍 低電壓產生電路，其係將平常寫入時之寫入電壓分壓 並產生前述低電壓者；及 脈衝電壓施加電路，該脈衝電壓係施加於連接前述記 憶單元之位元線，且具有前述低電壓之振幅者。 6. 如申請專利範圍第2項之強謗電體記憶體，其中前述低 電壓寫入電路包含： 低電壓產生電路，其係將平常寫入時之寫入電壓分壓 並產生前述低電壓者；及 脈衝電壓施加電路，該脈衝電壓係施加於連接前述記 憶單元之屏極線，且具有前述低電壓之振幅者。 7. 如申請專利範圍第3項之強謗電體記憶體，其中前述低 電壓寫入電路包含： 低電壓產生電路，其係將平常寫入時之寫入電壓分壓 並產生前述低電壓者；及 脈衝電壓施加電路，該脈衝電壓係施加於連接前述記 憶單元之屏極線，且具有前述低電壓之振幅者。 8. 如申請專利範圍第2項之強謗電體記憶體，其中前述低 電壓寫入電路包含： 經濟部中央標隼局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 低電壓產生電路，其係將平常寫入時之寫入電壓分壓 並產生前述低電壓者； 第一電路，其係施加脈衝電壓於連接前述記憶單元之 位元線，該脈衝電壓具有前述低電壓之振幅者；及 第二電路，其係施加脈衝電壓於連接前述記憶單元之 屏極線，該脈衝電壓具有前述低電壓之振幅者。 -43- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 536815 8 8 8 8 ABCD 六、申請專利範圍 9·如申請專利範圍第3項之強謗電體記憶體，其中前述低 電壓寫入電路包含： 低電壓產生電路，其係將平常寫入時之寫入電壓分壓 並產生前述低電壓者； 第一電路，其係施加脈衝電壓於連接前述記憶單元之 位元線，該脈衝電壓具有前述低電壓之振幅者；及 第二電路，其係施加脈衝電壓於連接前述記憶單元之 屏極線，該脈衝電壓具有前述低電壓之振幅者。 1 0 ·如申請專利範圍第2項之強誘電體記憶體，其中前述低 電壓寫入電路包含： 低電壓產生電路，其係將平常寫入時之寫入電壓分壓 並產生前述低電壓者；及 脈衝電壓施加電路，其係對連接於前述記憶單元之位 元線施加具有前述低電壓振幅的電壓之狀態下，對連接 於前述記憶單元之屏極線而施加具有特定振幅的脈衝 電壓者。 11·如申請專利範圍第3項之強謗電體記憶體，其中前述低 電壓寫入電路包含： 經濟部中央標隼局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 低電壓產生電路，其係將平常寫入時之寫入電壓分壓 並產生前述低電壓者；及 脈衝電壓施加電路，其係對連接於前述記憶單元之位 元線施加具有前述低電惠振幅的電壓之狀態下，對連接 於前述記憶單元之屏極線施加具有特定振幅的脈衝電 壓者。 -44- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央榡隼局員工消費合作社印製 Α8 Β8 ___ C8 ---------- 六、申請專利範圍 '~' - =申π專利乾圍第2項之強謗電體記憶體，其中前述低 電壓寫入電路包含： 、低％壓產生電路，其係將平常寫入時之寫入電壓分壓 並產生前述低電壓者；及 ^衝電壓施加電路，其係對連接於前述記憶單元之屏 極、’泉她加具有前述低電壓振幅的電壓之狀態下，對連接 於前述tf7情置；+ ^ U早兀 < 位兀線施加具有特定振幅的脈衝電 壓者。 3·如申明專利範圍第3項之強誘電體記憶體，其中前述低 電壓寫入電路包含： 低電壓產生電路，其係將平常寫入時之寫入電壓分壓 並產生前述低電壓者；及 。脈衝電壓施加電路，其係對連接於前述記憶單元之屏 極線施加具有前述低電壓振幅的電壓之狀態下，對連接 於則述記憶單元之位元線施加具有特定振幅的脈衝電 壓者。 14·如申請專利範圍第丨項之強誘電體記憶體，其中各前述 記憶單元係連接於位元線與屏極線之間。 15·如申請專利範圍第丨項之強誘電體記憶體，其中前述單 元選擇用電晶體的閘極係連接於字元線。 16·如申請專利範圍第丨項之強誘電體記憶體，其中前述強 诱電體記憶元件係包含強誘電體電容器者。 17· 一種強誘電體記憶體，其具有：包含多個記憶單元組成 的單元陣列，4 Z彳思單元具有各強謗電體記憶元件與並 -45- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 1·----Γ---------、玎------Φ (請先閲讀背面之注意事項再填寫本頁} 536815 A8 B8 C8 D8 六 、申請專利範圍 聯連接於前述強謗電體記憶元件之開關用電晶體者；及 控制標印產生的標印控制手段，其係將各前述單元之 強謗電體記憶元件的強謗電體膜之極化量設定小於平 常寫入時產生的極化量。 18·如申請專利範圍第17項之強誘電體記憶體，其中前述標 印控制手段係一低電壓寫入電路，其係藉由在前述強謗 電體記憶元件上施加低於平常寫入時的低電壓，以降低 寫入時的前述強誘電體膜之極化量。 19. 如申請專利範圍第17項之強謗電體記憶體，其中前述標 印控制手段係一低電壓寫入電路，其係藉由在前述強謗 電體記憶元件上施加抗電壓大於前述強誘電體記憶元 件者，且飽和電壓低於前述強謗電體膜極化量飽和者之 低電壓，以進行寫入。 20. 如申請專利範圍第18項之強謗電體記憶體，其中前述低 電壓寫入電路包含： 低電壓產生電路，其係將平常寫入時之寫入電壓分壓 並產生前述低電壓者；及 脈衝電壓施加電路，其係施加脈衝電壓於連接前述記 憶單元之位元線，該脈衝電壓具有前述低電壓之振幅者。 21. 如申請專利範圍第19項之強誘電體記憶體，其中前述低 電壓寫入電路包含： 低電壓產生電路，其係將平常寫入時之寫入電壓分壓 並產生前述低電壓者；及 脈衝電壓施加電路，其係施加脈衝電壓於連接前述記 -46- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）

   裝 參 536815 A8 B8 C8 D8 六、申請專利範圍 憶單元之位元線，該脈衝電壓具有前述低電壓之振幅者。 22.如申請專利範圍第18項之強謗電體記憶體，其中前述低 電壓寫入電路包含： 低電壓產生電路，其係將平常寫入時之寫入電壓分壓 並產生前述低電壓者；及 脈衝電壓施加電路，其係施加脈衝電壓於連接前述記 憶單元之屏極線，該脈衝電壓具有前述低電壓之振幅者。 2 3.如申請專利範圍第19項之強謗電體記憶體，其中前述低 電壓寫入電路包含： 低電壓產生電路，其係將平常寫入時之寫入電壓分壓 並產生前述低電壓者；及 脈衝電壓施加電路，其係施加脈衝電壓於連接前述記 憶單元之屏極線，該脈衝電壓具有前述低電壓之振幅者。 24. 如申請專利範圍第18項之強誘電體記憶體，其中前述低 電壓寫入電路包含： 低電壓產生電路，其係將平常寫入時之寫入電壓分壓 並產生前述低電壓者； 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 第一電路，其係施加脈衝電壓於連接前述記憶單元之 位元線，該脈衝電壓具有前述低電壓之振幅者；及 第二電路，其係施加脈衝電壓於連接前述記憶單元之 屏極線，該脈衝電壓具有前述低電壓之振幅者。 25. 如申請專利範圍第1 9項之強誘電體記憶體，其中前述低 電壓寫入電路包含： 低電壓產生電路，其係將平常寫入時之寫入電壓分壓 -47- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 536815 A8 B8 C8 D8 六、申請專利範圍 並產生前述低電壓者； 第一電路，其係施加脈衝電壓於連接前述記憶單元之 位元線，該脈衝電壓具有前述低電壓之振幅者；及 第二電路，其係施加脈衝電壓於連接前述記憶單元之 屏極線，該脈衝電壓具有前述低電壓之振幅者。 2 6.如申請專利範圍第18項之強謗電體記憶體，其中前述低 電壓寫入電路包含： 低電壓產生電路，其係將平常寫入時之寫入電壓分壓 並產生前述低電壓者；及 脈衝電壓施加電路，其係對連接於前述記憶單元之位 元線施加具有前述低電壓振幅的電壓之狀態下，對連接 於前述記憶單元之屏極線施加具有特定振幅的脈衝電 壓者。 27. 如申請專利範圍第19項之強謗電體記憶體，其中前述低 電壓寫入電路包含： 低電壓產生電路，其係將平常寫入時之寫入電壓分壓 並產生前述低電壓者；及 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 脈衝電壓施加電路，其係對連接於前述記憶單元之位 元線施加具有前述低電壓振幅的電壓之狀態下，對連接 於前述記憶單元之屏極線施加具有特定振幅的脈衝電 壓者。 28. 如申請專利範圍第18項之強誘電體記憶體，其中前述低 電壓寫入電路包含： 低電壓產生電路，其係將平常寫入時之寫入電壓分壓 -48- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）

   申請專利範圍 經 部 中 央 標 準 員 工 消 費 合 社 印 製 並產生前述低電壓者；及 P衝I壓她加電路，其係對連接於前述記憶單元之屏 :j施加具有前述低電壓振幅的電壓之狀態下，對連接 T則述!己憶單元之位元線施加具有特定振幅 壓者。 ^ 4申叫專利範圍第19項之強謗電體記憶體，其中前述低 電壓寫入電路包含： 、低％壓產生電路，其係將平常寫入時之寫入電壓分壓 並產生前述低電壓者；及 土 。^衝電壓施加電路，其係對連接於前述記憶單元之屏 極線施加具有前述低電壓振幅的電壓之狀態下，對連接 於則逑i己憶單元之位元線施加具有特定振幅的脈衝電 壓者。 3〇·如申請專利範圍第17項之強誘電體記憶體，其中各前述 記憶單元介以單元選擇電晶體而連接於位元線虚屏 綠之間。 如申叫專利範圍第30項之強誘電體記憶體，其中前逑開 關用電晶體的間極係連接於字元線。 32·如申請專利範圍第17項之強謗電體記憶體，其中包含前 逑多個記憶單元串聯連接而成之單元區塊，並進一 ^則 有選擇前述單元區塊之單元區塊選擇用電晶體，且串 連接下之前述記憶單元係介以前述單元區塊選擇用 晶體而連接於前述屏極線與前述位元線之間。 33·如申請專利範圍第32項之強誘電體記憶體，其中前逑單 極 具 聯 ------r----- (請先閎讀背面之注意事項再填寫本頁) 訂 1· ! - /K/ · • 1I 1- -- · -49 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 536815 經濟部中央標準局員工消費合作社印策 A8 B8 C8 凡區塊選擇用電晶體的閘極係連接於單元區塊選擇線。 34.如申請專利範圍第17項之強謗電體記憶體，其中前述強 身％ m €憶元件係包含強謗電體電容器。 種強诱電體記憶體，其具有：感測放大器，其係連接 於位元線以放大讀出自前述位元線之資料者；單元區塊 ’其係包含數個記憶單元者；及分離用電晶體，其係插 入於於前述感測放大器與前述單元區塊間之前述位元 、本者’别述分離用電晶體係於寫入時以閘極控制信號予 以把制，令前述單元區塊側之位元線電位低於前述感測 放大器端之位元線電位者。 36·如申请專利範圍第35項之強誘電體記憶體，其中前述單 元區塊係包含數個單元胞，該單元胞係各自包含串聯連 接於強誘電體記憶元件與前述強誘電體記憶元件之單 元選擇用電晶體者。 37·如申請專利範圍第36項之強誘電體記憶體，其中前述單 元選擇用電晶體的閘極係連接於字元線。 38.如申請專利範圍第36項之強誘電體記憶體，其中各前述 單元胞係連接於位元線與屏極線之間。 39·如申請專利範圍第35項之強謗電體記憶體，其中前述單 元區塊係包含數個單元胞，該單元胞係各自包含··開關 用電晶體’其係並聯連接於強誘電體記憶元件與前述強 誘電體記憶元件單元；及單元選擇用電晶體，其係串聯 連接於前述強謗電體記憶元件與前述開關用電晶體者。 40·如申請專利範圍第39項之強謗電體記憶體，其中前述開 -50- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 1^----.---衊I, (請先閲讀背面之注意事項再填寫本頁) 、ar .•Ί. 536815 A8 B8 C8 D8 六、申請專利範圍 關用電晶體的閘極係連接於字元線者。 41 ·如申請專利範圍第3 9項之強謗電體記憶體，其中前述單 元選擇用電晶體之閘極係連接於單元選擇線。 42·如申請專利範圍第39項之強謗電體記憶體，其中前述串 聯連接之多個單元胞係介以單元區塊選擇用電晶體，而 連接於屏極線與前述位元線之間。 43·如申請專利範圍第42項之強謗電體記憶體，其中前述單 元選擇用電晶體之閘極連接於單元區塊選擇線。 (請先閎讀背面之注意事項再填寫本頁) 經濟部中央標隼局員工消費合作社印製 -51 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）