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TW533596B - Semiconductor device and its manufacturing method - Google Patents

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TW533596B
TW533596B TW091106459A TW91106459A TW533596B TW 533596 B TW533596 B TW 533596B TW 091106459 A TW091106459 A TW 091106459A TW 91106459 A TW91106459 A TW 91106459A TW 533596 B TW533596 B TW 533596B
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TW
Taiwan
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region
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gate
electrode
drain region
Prior art date
Application number
TW091106459A
Other languages
English (en)
Inventor
Kazutaka Manabe
Original Assignee
Nec Corp
Nec Electronics Corp
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Application filed by Nec Corp, Nec Electronics Corp filed Critical Nec Corp
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Description

533596 五、發明說明（1) 1 ·發明領域 本發明係大致關於一種半導體裝置，尤其關於一種包 括有雜質濃度不相同之源極與汲極的絕緣閘極場效電晶體 (insulated gate field effect transistor ， IGFET)之 半導體裝置及其製造方法。 2.相關技藝之說明 大型積體半導體裝置包括半導體記憶裝置與半導體邏 輯裝置。此等半導體裝置中多數使用mosfet(金屬氧化物 半導體％效電晶體 ’metal oxide semiconductor field effect transistor)，以因其可製造性與性能而提供高集 積度的電路。半導體記憶器包括DRAM(動態隨機存取記憶 器，dynamic random access memory)以及SRAM(靜態隨機 存取 5己憶器 ’static random access memory)。DRAM 提供 一種較小的位元/區域，因此降低成本而使用於各種資料 儲存應用中。 DRAM包括排列成陣列形態的複數個記憶單元。每一記 憶單元包括一記憶單元電晶體與一記憶單元電容（電容元 件）。資訊藉由記憶單元電容上的儲存電荷而儲存於記憶 單元中。記憶單元電晶體導通以選擇一記憶單元來存取記 憶單元電容，以便從記憶單元嚯容讀出資料或寫入資料。 DRAM中之記憶單元電晶體典型上為M〇SFET。 眾所週知，M0SFET包括源極區域與汲極區域，兩者皆 以一預定的導電型形成於一半導體基板上。M〇SFET亦包括
533596 五、發明說明（2) 一形成於位於源極區域與汲極區域間之通道區域上方的 極絕緣膜上的閘極電極。源極區域與沒極區域間之阻抗 徑藉由施加控制電壓至閘極電極加以控制。以此方式， 制通道區域之導電性。 二 日本專利申請案公開公報第66861 /1 985號揭露一種 知的MOSFET之製造方法。圖1A_1C係顯示在日本專利申言主 案公開公報第6686 1 /1 985號中所揭露之習知的M〇SFET之 種製程步驟的剖面圖。 兹參照圖1 A，使用一種選擇性氧化方法形成場氧 102於P型矽基板101之表面上。然後CVD氧化膜1〇3與閘極' 氧化膜104形成於裝置形成區域上。然後閘極電極1〇5形 = CVD氧化膜1〇3之側壁上，以覆蓋閘極氧化膜1〇4之一部 ' : .. ' ' ;· 茲參照圖1B，蝕刻且移除CVD氧化膜1〇3與閘極氧化膜 104 ^以留下僅位於閘極電極1〇5正下方的閘極電極ι〇5與、 閘極氧化膜1 〇 4。然後使用閘極電極1 〇 5作為遮罩經由離子 佈植以低劑量植入N型雜質例如砷（AS)。 茲參照圖1C，然後CVD氧化膜106形成於閘極電極1〇5 之^壁上。然後使用閘極電極1〇5與CVD氧化膜1〇6作為遮 f經由離子佈植以高劑量植入N型雜質例如砷（As)。然後 藉由使離子摻雜的砷遭受熱處理，以形成包括型（高濃 度N型導電性）區域與N_型（低濃 LDIKf摻雜汲極）結構M〇SFETe 刚述習知的半導體裝置製造方法具有源極區域與汲極 533596 五、發明說明（3) 區域皆由相同雜質濃度分佈所形成之缺點。藉此，當操作 於某些應用中時性能會受到限制。 在曰本專利申請案公開公報第6 686 1 / 1 985號所揭露之 習知的MOSFET之製造方法中，源極區域與汲極區域係藉由 在一共同製程步驟中植入雜質離子而於同一製程中形成。 藉此，在此等區域中之雜質濃度分佈對稱。在此情況下， 源極區域與汲極區域相容於M〇SFET之基礎或典型性能。然 而，在某些應用中，具有相同雜質濃度分佈的源極區域與 汲極區域之MOSFET可能會有缺點。 有鑒於4述討論，期望提供一種包括有絕緣閘極場效 電晶體（IGFET)例如MOSFET之半導體裝置，其包括一雜質 望提供此IGFET於半導體記憶裝置之記憶單元例如】ramU 中。亦期望提供一種半導體裝置之製造方法。 【發明概述】 匕貫施例之半導體裝置得包括一igfet(絕緣間極 =電：體）。IGFET得包括一形成於較淺處的源極 = 雜質濃度分佈之濃度高於另-源極"及極區域之 佈：間極氧化膜得包括相鄰於源極"及極區域 的苐一閘極氧化膜以及相鄰於源極汲極區 ^ 膜得薄於第，氧化膜 方的第二通道雜質區域之雜質濃度分佈之濃2 传同於在第一閘極氧化膜下方的第—通道雜質區域之^
^33596 五、發明說明（4) 〉辰度分佈。以此t ^ 的電場。 万式’得降低源極/汲極區域之PN接面處 依據貫施例夕一 At ^ 第一導電型的一半導二F硤二半導體裝置得包括形成於 /沒極區域。該第+導*體&域中的第二導電型的—第一源極 於該半導辦F ^ ¥電型的一第二源極/汲極區域得形成 之-間極絕、 :::;電極得形成於在-通道區域上 區域盥詨莖-浪 以 L區域係位於該第一源極/汲極 成於二二一 :極/汲極區域間。該閘極絕緣膜得包括形 一第二捐、曾=道區域部上的一第一閘極絕緣膜以及形成於 /¾ Μ P 0 /域邛上的一第二閘極絕緣膜。在該第一源極 極/沒極區域中h雜佈得不同於在該第二源 緣膜之厚度得不:上-/二貝濃度分佈。該第-閑極絕 — j於该弟一閘極絕緣膜之厚度。 依據貝施例之jg 台艮挺 於第-導電型的二種半導；裝置得包括形成 極/汲極區域。U導雷:：的/二導電型的一第一源 成於該tf體區域中。一間極電極得形成於在一通道區ΐ 上之一閘極絕緣膜上，該通道區域係位於該第-源極/汲 極區域與違第二源極/汲極區域間。該通道區域得包括— 第一通道^域肖一第二通道區在第一源極/汲極區域 中的第:尘雜質濃度分佈得不同於在第二源極/汲極區域 中的該第二型雜質濃度分佈。該第一通道區域之第一 質濃度分佈得不同於該第二通道區域之該第—型雜質^ 分佈。 又
第8頁 533596 五、發明說明（5) -型：另—態樣，在該第-通道區域部中的第 一型雜質濃度分佈。 、£域部中的該第 依據實施例之另一能媒 ^ ^ _ BB , 極電極得形成為一側壁：態。/ 一 Ψ’極電極與該第二閘 依據實施例之另一能婼 4楚 極電極得經由一第_鬥: 極電極與該第二閘 于丄田第二閘極電極而電連接。 依據實施例之另 At .. , 極電極與該第」= -絕緣膜得形成於該第-閉 依據實施例之另一能媒 ^ 該第一源極/汲極區域。〜7心、道區域部得相鄰於 二源極/汲極區域。在該二;=域部得相鄰於該第 雜質濃度得低於在該第二/區域中的該第二型 ;據;二：：=『厚：。二閘極絕緣膜。 極/汲極區域。一位元線/連,传電連接於該第-源 :在= =型雜質濃度得低 依據實施例之另一能V Λ 質濃度。' 仏共用源極/沒極區域予n隐單元。 扠 依據實施例之另一能揭 該第-通道區域上的一^^ p, f閑極絕緣膜得包括形成於 通道區域上的一第二閑極絕η ^及形成於該第二 度得不同於該第二閘極絕緣膜之厚 第9頁 533596 五、發明說明（6) 形成於5亥苐一閘極絕緣膜上。 一 第二閘極絕緣膜上。、 该弟二間極電極得形成於該 依據實施例之另一熊揭， 、 第一源極/汲極區域。該^^ ^" 一通道區域得相鄰於該 極/汲極區域。在該第l區域得相鄰於該第二源 濃度得低於在二的該第二型雜質 度。在該第-通道域中的該第二型雜質濃 厌隹罘通道區域中的該第一型 第二通道區域中的該第—型雜質濃度。度件低於在3亥 依據實施例之另一態樣，一種罢π 於第一導電型的一半導竹啦沾铱導體凌置侍包括形成 極/汲極區域。該第二導等電1的-第-源 成於：半導，區域中。一閘極電極得形成於3 i ί域：3 ί ::上’、該通道區域係位於該第-源極"及 造；‘括；》’;極/汲極區域間。一種半導體裝置之製 域上/·开:5 一楚列步驟：形成一第一絕緣膜於該半導體區 遮罩層於該第一絕緣膜上的一預定的位 ,^以遮罩層，形成該第一源極/汲極區域於該 :τ體”或中；形成一第二遮罩層於該第一源極/沒極區 域上，、猎者该第二遮罩層，形成該第一導電型的一第一通-道區域相鄰於該第一源極/汲極區域；形成一第一閘極電 極於該第二遮罩層之側壁上；藉著該第一閘極電極提供一 遮罩’形^該第-導電型的一第二通道區域於該第一通道 ，域之一二貝上中央部；形成一第二絕緣膜於該第二通道 區域上，該第二絕緣膜之厚度不同於該第一絕緣膜；形成 第10頁 533596 五、發明說明（7) 一第二閘極電極於該第二絕緣膜上方且藉由一居間絕緣膜 而分離於該第一閘極電極；藉著該第二閘極電極提供一遮 罩，形成該第二源極/汲極區域於該第二通道區域之一實 質上中央部；以及形成一第三閘極電極，提供該第一閘極 電極與該第二閘極電極間之一電性連接。該第二絕緣膜之 厚度得不同於該第一絕緣膜。 依據實施例之另一態樣，該第一源極/汲極區域之第 二型雜質濃度分佈得不同於該第二源極/汲極區域之該第 二型雜質濃度分佈。 依據實施例之另一態樣，該第一通道區域之第一型雜 質濃度分佈得不同於該第二通道區域之該第一型雜質濃度 分佈。 依據實施例之另一態樣，一種半導體裝置之製造方法 得包括形成電連接於該第一源極/汲極區域的一電容。 依據實施例之另一態樣，該第一源極/汲極區域之第 二型雜質濃度得低於該第二源極/汲極區域之該第二型雜 質濃度。 【較佳實施例之詳細說明】 茲將參照許多圖示詳細說明本發明之各種實施例。 第一實施例： 5 茲參照圖2說明依據本發明半導體裝置之第一實施 例。DRAM(動態隨機存取記憶器）之記憶單元及其製造方法 得用以作為範例。
533596 五、發明說明（8) 圖2係依據第一實施例之半導體裝置之剖面圖。茲參 照圖2 ’舉例而言，依據第一實施例.之半導體裝置1得包括 由P型石夕基板2中之裝置隔絕區域3所圍繞的主動區域4。裝 置隔絕區域3得為淺渠溝隔絕（shal 1 ow trench isolation，STI )型結構。主動區域4得包括形成於鄰近裝 置隔絕區域3的一對低濃度N型源極區域（或汲極區域）7。 低濃度N型汲極區域（或源極區域）15得形成於主動區域4之 實質上中央處。低濃度N型汲極區域1 5之雜質濃度分佈得 不同於源極區域7。 P型第一通道雜質區域9得形成於相鄰於源極區域7的 通道區域中。P型第二通道雜質區域丨丨得形成於相鄰於汲 極&域15的通道區域中。第一通道雜質區域9之雜質濃度 分，得不同於第二通道雜質區域丨丨。第一閘極氧化膜5得 由氧化石夕膜形成於第一通道雜質區域9上。第一閘極氧化 膜5之厚度·得約為1 〇 nm。第二閘極氧化膜12得由氧化矽膜 形成於第二通道雜質區域u上。第二閘極氧化膜12之庳 得約為7 nm。 又 、々侧壁的第一閘極電極丨〇與第二閘極電極丨4得分別形 ，第二閘極氧化膜12與第一閘極氧化膜5上且得由一居^ ,化矽膜13所分離。第三閘極電極丨g得形成於第一與 尸甲極電極（1 〇與1 4 )上以提供一洪用電性連接。 呈古以此方式’得开》成I GFET (絕緣閘極場效電晶體）3 〇， 包括共同電性連接的第一閘極電極1 〇、第二閘極電極 以及第二閘極電極1 9之閘極電極2〇。IGFET 3〇得為
第12頁 533596 五、發明說明（9) MOSFET (金屬氧化物半導體場效電晶體）。低濃度n型源極 區域7得提供一源極/汲極端予IGFET 30且低濃度N型汲極 區域1 5得提供另一源極/汲極端予IGFET 30。在此範例 中’ I G FET 3 0得用作為D RAM (動態隨機存取記憶器）之記情 單元電晶體。 。。 ° —位於汲極區域1 5之相對側上的低濃度Ν型源極區域7得 藉由使用後述之虛擬閘極、或閘極電極、或類似者而自對 準地形成。 ' 仍參照圖2，半導體裝置丨得包括儲存節點接觸23。儲 存節點接觸23得提供低濃度Ν型源極區域7與儲存電極24間 之電性連接。電容絕緣膜25得形成於儲存電極24與相對 (平板）電極26之間。儲存電極24、電容絕緣膜25、以及相 對電極26得集合地形成電容4〇。電容4〇得為dram之記 元電容。 〜于 IGFET 30與電容40得集合地形成])RAM之記憶單元。 半導體裝置1得包括形成於基板2上的第一絕緣膜8、 第二絕緣膜16、第三絕緣膜17、第四絕緣膜21、以及 ，緣膜27。絕緣膜（8、16、17、21、以及27)得提供電性 =絕予IGFET 30與電容4〇，以及類似的IGFET 3〇與電容 位元接觸29得經由第二絕緣膜16、第三絕緣臈17、 ::邑ΪΪ21、以及第五絕緣膜27而形成。&元接觸29得提 供低浪度N型汲極區域丨5與位元線3丨間之電性連接，盆 形成於第五絕緣膜27上。以此方式，包括刪τ 3〇與電-容 第13頁 533596 五、發明說明(10) 一 4〇的記憶單元得電性連接至位元線3 1。I (JFET 3 〇得提供可 控制的阻抗路徑於位元線31與電容4{)之儲存電極24間。可 控制的阻抗路徑得由施加至閘極電極2〇的電位所控制。以 此方式，資料得對包括IGFET 30與電容4〇之仰^記憶單元 寫入或讀出。 兹將參照圖3A至3L說明半導體裝置1之製造方法。圖 3 A至3 L係依據實施例在各種製程步驟後之半導體裝置之剖 面圖。 茲參照圖3 A，裝置隔絕區域3得形成於p型矽基板2 上。裝置隔絕區域3得以眾所週知的淺渠溝隔絕（ST丨）技術 所形成。以此方式，得形成由裝置隔絕區域3所圍繞的主 動區域4。然後第一閘極氧化膜5得形成於整個表面上。第 :閘極氧化膜5得包括氧化矽膜且厚度得約為丨〇 nm。然後 ^晶矽膜得形成於整個表面上。多晶矽膜得以CVD(化學蒸 氣>儿積，chemical vap〇r deposition)方法形成且厚度得 約為2 0 0 nm。多晶矽膜得圖案化成所期望的圖案藉由使用 眾胃所週知的光刻方法與乾蝕刻方法。以此方式，虛擬閘極 6½形成於裝置隔絕區域3上且位於主動區域4之實質上中 央部上方。 繼而’使用虛擬閘極6作為遮罩，N型雜質得穿過第一 閘極氧化膜5植入，以形成低濃度源極區域7。舉例而言， N型雜質得為磷或類似者，且得在7〇 kev，2 X 1 〇13原子 /cm2之條件下植入。源極區域7得使用虛擬閘極6作為遮罩 以自對準方式形成。源極區域7.得形成於將在後續製程中
I 1 1 1 1 1 S I I I 第14頁 533596
五、發明說明（11) 开> 成的低濃度N型汲極區域1 5之相對侧。源極區域7得作為 電極，提供連接至記憶單元例如DRAM記憶單元中之^六: 儲存電極。 ^ 清潔的第一閘極氧化膜5得藉由使矽基板2遭受蝕刻第 閘極氧化膜5之表面製程，然後在前述磷離子佈植之· 或之前再氧化而形成。 卜 茲參照圖3B，第一絕緣膜8得形成於整個表面上方。 第一絕緣膜8得以CVD方法形成且厚度得約為8〇〇 nm。然後 第一絕緣膜8之頂表面得由CMP(化學機械拋光，chemicH mechanical polishing)或類似者平坦化。 兹參照圖3C ’第一絕緣膜8得以CMP方法、乾餘刻方 法、濕蝕刻方法、或類似者移除，直到虛擬閘極6顯露 出。然後虛擬閘極6得以餘刻方法移除。以此方式，覆蓋 著主動區域4之實質上中央部的第一閘極氧化膜5得顯露出 來。 然後P型雜質得穿過第一閘極氧化膜5植入，以形成p 型第一通道雜質區域9。舉例而言，p型雜質得為硼（β)或 類似者’且得在30 keV，5 X 1(F原子/cm2之條件下植 入。P型第一通道雜箄區域9得接觸於源極區域7，且得使 用第一絕緣膜8作為遮罩以自對準方式形成。 兹參照圖3D，然後多晶矽祺得以(^〇方法形成於整個 表面上方。夕日日石夕膜之厚度得約為1 〇 〇 nm且得摻雜有填或 類似者。夕aa石夕膜之不需要部分得藉由非等向性敍刻移
第15頁 533596 五、發明說明（12) 1 0得形成於在第一絕緣膜8之側壁上的第一閘極氧化膜5上 方。 、 茲參照圖3E，第一閘極電極1 〇間所露出的第一閘極氧 化膜5得以蝕刻方法移除，以顯露出主動區域4之實質上中 央部。然後P型雜質離子得使用第一閘極電極1〇作為遮罩 以自對準方式植入。舉例而言，P型雜質離子得為硼或類 似者，且得在30 keV，8 X HF原子/⑽2之條件下植入。 以此方式，P型第二通道雜質區域丨丨得形成於 質區域9之實質上中央部。 茲參照圖3F，氧化矽膜得形成於主動區域4之實質上 中央部之顯露表面。氧化矽膜得使用熱氧化方法而成 厚度得約為7⑽。以此方式，第二閉極氧 相鄰於第一閘極氧化膜5。此日卑，笛„托雨付力成马 面得被氧化以形成氧Γ二Λ一Λ 1 °之側表 14nm 二广虱化矽臈13。乳化矽膜13之厚度得約為 14 rm。就在刚述氧化製程以形成第二閘極氧化膜^之 別，:允許表面製程例如輕微蝕刻基板2之表面。 面上兹^圖3G，多晶矽膜得使用CVD方法形成於整個表 膜之不；二乂：為1摻雜且厚度得約為1()〇 。多晶矽 的第二閘極電二以刻移，。以此方式，側壁 二閘極氧化膜12上。氧 膜13之侧表面上以及第 部之顯露表面上的氧化：膜成：主動區域之實質上中央 除。 的軋化矽臈之不需要部分得藉由蝕刻移 兹參照圖3Η ’低濃度Ν型汲極區域（或源極區域加得 533596
只貝上形成於第一通道雜質區域1 j之中央部。低濃度N型 汲極區域1 5得使用第二閘極電極i 4作為遮罩藉由離子入 N型雜質以自對準方式形成。舉例而言，N型 類似者’抑……-原子…條“^ 極區域15得形成提供電性連接tDRAM記憶單元至位元線之 電極，如下文所述。 " 兹參照圖31，第二絕緣膜16得形成於整個表面上。 .二絕緣膜16得使用CVD方法形成，且厚度得約為8〇〇⑽。 然後第二絕緣膜1 6之表面得由CMp方法平坦化。平坦 程得繼續直到第一閘極雷極〗〇 |^ 、 顯露出。 從电極10與弟一閘極電極14之頂表面 =參照圖3J ’第三絕緣膜17得形成於整個表面上。 瞪^ ΐ t膜Π得包括使用CVD方法所形成的氧化石夕 膜：且厚度得約為⑽㈣。第-間極電極1〇與第二間極電 極1 4上的苐二絕緣膜1 7爲士 ^古丨必^ 接，導雷胺尸π a、 由刻移除，以形成渠溝18。然 、于/成於整個表面上。舉例 ， 括使用CVD方法所形虏沾於儿μ ^ , 等电膜付包 八猂蔣咚α 成的矽化鎢。然後導電膜之不需要部 二、Η二當二1第二閘極電極19於渠溝18中。以此方式， 弟一閘極電極1 〇 ，筮- iL in ϋ ^ ^弟―閘極電極14付經由第三閘極電極19 共同連接以集合地形成閘極電極20。 形成為包括源極區域（儲存節點側區 :二閉9位元線側區域)15、第-閘極氧化膜5、 呓憶單元之。己，产π、以及閘極電極20 °IGFET 3〇得為DRAM ° 。思早70電晶體。閘極電極20得共同連接至作
533596 五、發明說明（14) 為字元線的一列記憶單元。 餘參照圖3 K ’第四絕緣膜21传形成於整個表面上。第 =絕緣膜21得包括使用CVD方法形成的氧化石夕膜，且厚度 知約為1 〇 〇 n m。然後得使用蝕刻方法以形成接觸孔2 2於源 極區域（儲存節點侧區域）7上方。接觸孔22得穿過第四絕 ，膜21、第三絕緣膜17、以及第_絕緣膜8，以顯露源極 區域（儲存節點侧區域）7。 夕繼而，舉例而言，多晶矽膜得形成於整個表面上方。 夕曰曰石夕膜得以CVD方法形成。多晶石夕膜之不需要部分得以 二Λ或類似者移除’以埋置多晶矽膜於接觸孔22中。 以此方式，得形成儲存節點接觸23。 得包ΪίΐΓ々，導電膜得形成於整個表面上方。導電膜 膜或類似者，且得以cvd方法形成。 存節技巧與乾兹刻技巧圖案化。以此方式，儲 電容絕緣膜25於儲存電極24± /^成。絕緣膜得形成一 表面上方。導# ^ P 3 / 導然後電膜得形成於整個 方法形成包”曰:石夕膜或類似*，且得由⑽ 案化成所期望的心以；；以。，電膜得圖 上。電容40得包括經由儲電極26於電容絕緣膜25 之源極區域（儲存^赴η Γ/即』接觸23電連接於IGFET 30 再次^儲存電極24。 …、 、、愚緣膜2 7得形成於整個表面
第18頁 533596 五、發明說明（15) t :二ί五絕一緣膜27得包括氧化矽膜。接觸孔28得形成於 绫腔位元線側區域）15上方。接觸孔28得穿過第五絕 ;β 、 ♦四絕緣膜21、第三絕緣膜1 7、以及第二絕緣膜 出汲極區域（位元線側區域）15。然後多晶矽膜或 去:曰!I形成於整個表面上方。多晶矽膜得摻雜磷或類似 付由CVD方法形成。多晶矽之不需要部分得由CMP方 Ϊ或Ϊ似者移除，以埋置多晶石夕於接觸孔28中。以此方 式’得形成位元線接觸2 9。 …^ f後’、位凡線31得形成於第五絕緣膜27上。位元線31 :取鎢或類似者，且得由CAD方法且跟隨著圖案化與# ^^而形成。以此方式，如圖2所示，得形成依據第一 貫她例的DRAM之記憶單元結構。 圖4係顯tf依據第—實施例半導體裝置丨之主動區域 里擬閘極6、儲存節點接觸2 3、以及位元接觸2 9之頂平 面圖 > 在圖4中’顯不出八個記憶單元，其中兩個記憶單 元共享一位元接觸29。 在完成的IGFET 30中，連接於第三閘極電極19的閘極 配^圖示）得沿著虛擬閘極6方向垂直配置，1位元線 q ^水^平配置’使得其在行方向上連接於位元接觸2 9。圖 中之母-剖面圖係顯示沿著圖4中之a — a線之剖面圖。 在由前述步驟所製造的…”了 3〇中，低濃度N型源極 區V 7與低/辰度N型〉及極區幻5得形成為其雜質濃度分佈 彼此互異’作為第一反對稱元件。 更且，作為第二反對稱元件，P型第一通道雜質區域9
533596 五、發明說明（16) 與P型第二通道雜質區域1 1之濃度分佈得彼此互異。 再者’作為第三反對稱元件，第一閘極氧化膜5與第 二閘極氧化膜1 2之膜厚度得彼此互異。第一閘極氧化膜5 之厚度付大於第一閘極氧化膜12之厚度。 兹參照圖5闡述第一反對稱元件。圖5係顯示IGFET 3 〇 之低濃度N型源極7與低濃度n型汲極區域15之雜質濃度分 佈。 、 、在圖5中’縱軸指示雜質濃度N，同時橫軸指示每一區 域之洙度D。線N1指示源極區域7之雜質濃度分佈。線N2指 不/及極區域1 5之雜質濃度分佈。線N3指示基板2中位於源 極區域7之側上的雜質濃度分佈。線N4指示基板2中位於汲 極區域1 5之侧上的雜質濃度分佈。 如圖5所示，由線N1指示的源極區域7中之雜質濃度分 佈係形成得較深且濃度較低，然而由線N2指示的汲極區域 1 5中^雜質濃度分佈係形成得較低且濃度較高。 ^參照圖6闡述第二反對稱元件。圖6係顯示IGFET 3〇 之P型第一通道雜質區域9與？型第二通道雜質區域丨丨之 質濃度分佈。 ” 、^圖6中，縱軸指示雜質濃度N，同時橫軸指示每一區 ^之深度D。線N 10指示第一通道雜質區域g之雜質濃度分 。線N20指示第二通道雜質區域丨丨之雜質濃度分佈。 傲曲如圖6所示，由線N1 〇指示的第一通道雜質區域9之雜 =浪度分佈係形成得濃度低於由線N2〇指示的第二通道雜 I區域11之雜質濃度分佈。
第20頁 533596 五、發明說明（17) # f本範例中，在第二閘極氧化膜1 2之氧化時同時形成 -=膜13知留下於1 GFET 30所包括的閉極電極20之第 :ί極1〇與第二閘極電極14之間。存在IGFET 30之操 厚产,:、nf13得為最小。尤其’倘若氧化矽膜13之膜 顯；nm，則1之操作特徵可能不會受 參照：7與8討論存留於第一閘極電極j 〇與第二閘極 f間之氧化矽膜1 3之影響。圖7係顯示對於各種IGFE1 ，、且心的IGFET之汲極源極電流丨ds相對於閘極源極電壓
4圖8係顯示對於各種IGFET組態的IGFET之飽和電流 Ids相對於閥值電壓γ^。 古餘參如、圖7，縱軸指示汲極源極電流（例如飽和電 = 橫軸指示IGm之閘極源極電壓Vgs。線A1至八5係 ，、不田氧化矽膜1 3 (圖2 )之厚度分別為i 〇 nm、2 〇⑽、3 〇 T :1、以及7〇 nm時之汲極源極電流1 ds。線B1至B3 ϋ不田氧化♦膜1 3不存在時於硼濃度按照線B 1至63之順 曰=之鐽化硼濃度下之各個汲極源極電流I ds。
攸，7明顯看出，IGm之汲極源極電流⑷因氧化石夕 膜1 3之存在而無明顯惡化。 1參照圖8 ‘，縱軸指示飽和電流丨仏且橫軸指示igfet ^雪泣τ電壓Vth。線A指示包括有氧化石夕膜13的1GFET之飽 AI ^二dS。由圓圈所指示的點a 1至a5係對應於圖7中之線 線B指不當氧化矽膜13不存在時igfet之飽和電流 S °鑽石形所指示的點b 1至b 3係對應於圖7中之線B 1至
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五、發明說明（18) B 3 〇 從圖8明顯看出，甚至當氧化矽膜丨3存在時，得在實 質上相等的閥值電壓處獲得實質上相等於氧化矽膜13不存 在之情形中的飽和電流I ds，且氧化矽膜丨3之厚度一直到 約為30⑽時亦然。因此，可瞭解氧化矽膜13之存在不會 顯著地影響飽和電流Ids。 —當形成有薄氧化石夕膜13時，獨濃度較低的設定得造成 二貝上相同於不存在氧化矽膜丨3的情形中之IGF操作特 如前所述，在依據本實施例之半導體裝置中，低濃度 N型及極區域15與低濃❹型源極區域7得使用閑極電極2〇 之個別構成部分以自對準方式形《’使得雜質濃度分佈得 不同於圖5所示（第一反對稱元件）。以此方式，操作為 DRAM記憶單元之記憶單元f晶體的IGm 3q得形成為其第 -源極/沒極電極 < 雜質濃度分佈Η於第二源極/汲極電 極〇 更且’Ρ型第一通道雜質區域9與？ 域U得使用第-絕緣膜8與第一閘極電㈣以自對準h :成，使得雜質濃度分佈得不同於圖6所示（第二反對稱元 件）ο ” 再者，第一閘極氧化膜5與第二間 !成:ΡΛ第:古通道雜質區域9與p型第二=== 上，使付其具有不同的膜厚度（第三反對稱元件）。 據此’在本實施例UGFET. 3〇中，低濃度請源極區
第22頁 533596 五、發明說明（19) 域7側（儲存節點接觸2 3側）上的雜質濃度（圖5之線n 1 )得形 成得更深且濃度低於低濃度N型汲極區域15側（位元接觸29 側.）上的雜質濃度（圖5之線N2)。低濃度n型源極區域7側上 的第一閘極氧化膜（膜厚度約為1〇 nm)5得形成為厚於低濃 度N型汲極區域丨5側上的第二閘極氧化膜（膜厚度約為7_ nm)12。更且，低濃度N型源極區域7側（儲存節點接觸23 侧）上的P型第一通道雜質區域9之雜質濃度分佈（圖6之線 N1 0)得形成為濃度低於低濃度n型汲極區域丨5側（位元接觸 29侧）上的P型第二通道雜質區域n之雜質濃度分佈圖6之 線N,20) 〇 以此方式，低濃度N型源極區域7上的PN接面電場得降 低。藉由降低由N型源極區域7與基板2間之界面所形成的 PN接面，漏電流得降低。降低的漏電流得貢獻於電容4〇之 較佳的保持電荷特徵。藉由改良的保持電荷特徵，資料整 全性得改善。亦且，藉著改善的電容40之保持電荷特徵， DRAM記憶單元之更新率得減少。減少更新率得降低系統中 電流消耗。 -” / 在本實施例中，低濃度N型汲極區域1 5側上的雜質濃 度分佈（圖5之線N2 )得形成得較淺且濃度高於低濃度N'型源 極區域7側乂儲存節點接觸23側）上的雜質濃度分佈（圖5之 線N1)。低濃度N型汲極區域15侧上的第二閘極氧化^(膜 厚度約為7 nm) 1 2得形成為薄於低濃度N型源極區域7侧上 的第一閘極氧化膜（膜厚度約為1〇 nm)5。更且，如圖6所 示，低濃度N型没極區域15側上的p型第二通道雜質^域^
533596 五、發明說明（20) 之雜質濃度分佈（圖6之線N2 0 )得形成為嘈库古认&曲 型源極區域7侧（财子節點接觸23侧）上的= 暫 區域9之濃度（圖6之線N1〇)。 的P型第通道雜質 t據此，例如電晶體之有效閘極長度之特 態中操作電流與漏電流之比率撂卜 保持狀 羔。.梦被古夕=电极之比羊付比習知的IGFET更加改 ^ /n 口 河性能電晶體得包括較短的有效閘極异声 與較大的保持狀態中之操作電流與漏電流之比率度 再者，源極區域7、汲極區域15、 化膜（5與12)、以乃笙我咕 〇 乐興弟一閘極乳 用閘極電桎2〇$ /第一第二 質區域（9與U)得使 古Ϊ別部分以自對準方式形成。以此方式， ’于一括有15牛低的製造變動之IGFΕΤ。 巧形氧化膜(】ΐ12)得以側壁形成技 巧之解析極阳先刻技巧，所以其閘極電極得小於光刻技 細微特徵之^F°ETU此方式，得製造包括有提供高集積度的 弟一貫施例： 例。；t : 明依據本發明之半導體裝置之第二實施 製造#、1…、回與11說明依據第二實施例之半導體裝置之 得；：r導體裝置中之單一裝置的卿及其 成付用作為範例。 導體裝置50彳b 二實施例之半導體裝置5〇之剖面圖。半 件。此耸媸Γ匕括類似於圖2所示的半導體裝置1之構成元 ^ . 、元件得由相同的參考符號表示。 絲參昭HI Q ,
…、 ’依據第二實施例之半導體裝置50得包括N
533596 五、發明說明（21) 型源極區域（或汲極區域）3 5與N型汲極區域（或源極區 域）38。N型源極區域35得包括高濃度N型區域33與低濃度1^ 型區域34。N型汲極區域38得包括高濃度N型區域36與低^ 度N型區域37。以此方式，N型源極區域35與N型沒極區域 38得形成於LDD(輕摻雜沒極）結構。源極電極43得形成於 源極區域3 5上方且得經由源極接觸4 2而電連接至源極區域 35。汲極電極45得形成於汲極區域38上方且得經由汲極接 觸4 4電連接至汲極區域3 8。 兹參照圖1 0與11說明半導體裝置5 〇之製造方法。圖工〇 與11係依據貫施例在各種製程步驟後之半導體裝置之剖面 圖。 茲參照圖1 0，依據第一實施例之如圖3A所示之製程， 在半導體基板2中，低濃度!^型區域34得使用虛擬問極6以 自對準方式形成為相鄰於裝置隔絕區域3。然後，侧壁絕 緣膜4 6知形成於虛擬閘極6之側壁上。然後得使用絕緣膜 46以自對準方式形成高濃度n型區域33。 茲參照圖11，依據如圖3 η所示之製程，低濃度n型區 域3 7得使用第一閘極電極丨〇作為遮罩以自對準方式形成。 然後側壁的絕緣膜4 7得形成於第一閘極電極1 〇之側邊上。 然後高濃度Ν型區域36得使用側壁絕緣膜47以自對準方式 形成。其他製程得實質上相等於前述第一實施例，如此一 來得省略其說明。 在本實施例中，甚至當IGFET用來作為單一裝置時， 在第一實施例中所述的第一至第三反對稱元件得設定來降
第25頁 533596
低汲極區域3 8側上的pn接面電場。以此方式，得獲得高性 能IGFET。IGFET得具有極佳熱載子阻值、短的有效閘極長 度、以及操作電流與漏電流之大比率，此處僅列舉出若干 品質。藉由本實施例之安排，得獲得實質上相等於第一每 施例的效應。 Ά 應瞭解前述實施例係示範性且本發明不應僅限於此等 實施例。具體結構不應僅限於前述實施例。 、 舉例而言，雖然前述實施例係以同時組合第一至第三 反對稱元件的例子加以說明，但本發明不僅限於此。具體 言之，甚至第一與第二反對稱元件之組合或者第一與^三 反對稱元件之組合得達成本發明之目的。再者，雖^在^ 文中，於IGFET例如MOSFET上，說明了使用氧化矽腧作為則 閘極絕緣膜之例子，但得使用氮化膜作為閑極絕緣膜， 者得使用氧化膜與氮化膜之雙重膜配置。具體言之，得使 用MIS(金屬絕緣體半導體）FET，MNS(金屬氮化物半導 體）FET、或MNOS(金屬氮化物氧化物半導體）FET而不需僅 限於MOSFET，此處僅舉出若干例子。再者，雖然氧化石夕膜 用於每一絕緣膜作為層間絕緣膜之使用，但得使用bs以硼 -金屬矽化物玻璃）、PSG(磷—金屬矽化物玻璃）、BpsG(硼— 磷-金屬矿化物玻璃）、或類似者，此處僅舉出若干例子。 —更且，用於形成前述IGFET之源極區域或汲極區域與 母-通道雜質區域的雜質之離子佈植中之雜f劑量得為可 回應於所要求的IGFET之所期望的特徵而調整。更且，在 雜質離子佈植之後，得應用眾所週知的退火以形成各自的
第26頁 533596 五、發明說明（23) 半導體擴散區域 導電型得反轉。 如P通道MOSFET 子而形成，但舉 local ox i da t i 〇 膜、導電膜、或 例示性且按照應 因此，雖然 但本發明可受@ 明之精神與範圍 所限制。 。更且，各自的半導體區域（P型與N型）之 本發明得應用於P型IGFET，舉例而言，例 3雖然裝置隔絕區域係使用ST!技巧作為例 例而言得利用LOCOS (矽之區域性氧化， 打of silicon)技巧。再者，例如絕緣 類似者之膜厚度的條件及其形成方法僅為 用與目的等等而修改。 已詳細說.明此處所提的各種特定實施例， 各種改變、替換、以及改換而不偏離本發 。據此，本發明僅受申請專利範圍之界定
第27頁 533596 圖式簡單說明 ~ 圖1A-1C係顯示習知的MOSFET之各種製程步驟之剖面 圖。 圖2係依據第一實施例之半導體裝置之剖面圖。 圖3A至3L係依據第一實施例在各種製程步驟後之半導 體裝置之剖面圖。 圖4係顯示依據第一實施例之半導體裝置之主動區 域、虛擬閘極、儲存節點接觸、以及位元接觸之頂平面 圖。 圖5係顯示依據實施例之丨GF Ετ之低濃度n型源極與低 濃度N型汲極區域之雜質濃度分佈。 圖6係顯示依據實施例之丨GF ET之？型第一通道雜質區 域與Ρ型第二通道雜質區域之雜質濃度分佈。 圖7係顯示依據實施例之各種IGFET組態的I GFET之汲 極源極電流I ds相對於閘極源極電壓Vgs之圖。 圖8係顯示依據實施例之各種IGFET組態的I GFET之飽 和電流Ids相對於閥值電壓Vth之圖。 圖9係依據第二實施例之半導體裝置之剖面圖。 圖1 0係依據第二實施例在各種製程步驟後之半導體裝 置之剖面圖。 圖11係依據第二實施例在各種製程步驟後之半導體裝 置之剖面圖。 _ 【符號說明】 1 半導體裝置
第28頁 533596 圖式簡單說明 2 P型矽基板 3 裝置隔絕區域 4 主動區域 5 第一閘極氧化膜 6 虛擬閘極 7 源極/汲極區域 8 第一絕緣膜 9 第一通道雜質區域 10 第一閘極電極 11 第二通道雜質區域 12 第二閘極氧化膜 13 氧化矽膜 14 第二閘極電極 15 源極/汲極區域 16 第二絕緣膜 17 第三絕緣膜 18 渠溝 19 第三閘極電極 20 閘極電極 21 第四絕緣膜 22 接觸孔 23 儲存節點接觸 24 電極 2 5 電容絕緣膜
第29頁 533596
第30頁 圖式簡單說明 26 儲存電極 27 第五絕緣膜 28 接觸孔 29 位元接觸 30 IGFET(絕緣閘極場效電晶體） 31 位元線 33 高濃度N型區域 34 低濃度N型區域 35 N型源極/汲極區域 36 南濃度N型區域 37 低濃度N型區域 38 N型汲極/源極區域 40 電容 42 源極接觸 43 源極電極 44 汲極接觸 45 沒極電極 46 絕緣膜 47 絕緣膜 50 半導體裝置 101 P型矽基板 ， 102 場氧化膜 103 CVD氧化膜 104 閘極氧化膜 533596 圖式簡單說明 105 閘極電極 106 CVD氧化膜 ΙΙΗΙΗΙΙΙ! 第31頁

Claims (1)

  1. 533596 六、申請專利範闔 1. 一種半導體裝置，包含·· 一絕緣閘極場效電晶體，包括形成於第一導雷 半導體區碱中的第二導電型的一第一源極/汲極區域·、 一第，源：/汲極區域，形成於該第二導電型的該半 導體區域肀，x及 一閘择電極’形成於在一通道區域上 上，該通道區域係位於該第-源極極絕緣膜 極/汲極區域間，該閘極絕緣膜包第一 部上的一第一閘極絕緣膜以及形成於成二於弟—通道區域 一第二閘極絕緣膜，其中： 、k道區域部上的 在該第一源極/汲極區域中的第-同於在該第二源極/沒極區;型：質濃度分佈不 ，且該第-間極絕緣膜度°上-型雜質濃度分佈 厚度。 N於忒弟二閘極絕緣膜之 2 ·如申請專利範圍第1項本藤辦 在該第-通道二 裝置’其中： 在該第二通道區域二f 中的第一型雜質濃度分佈不同於 -π中的該第一型雜質濃度分佈。 3·如申請》專利範楚 、 該第-閘極電才::之半導體裝置，其中： 態。 極與该第二開極電極係形成為-侧壁組 4. 如申請專利範 園第1項之半導體装置 ’其中：
    533596
    一閘極電極係經由一第三 閘極 該第一閘極電極與該第 電極而電連接。 5· 如申請專利範圍第1項 一絕緣膜形成於該第 間 之半導體裝置，其中： 一閘極電極與該第二閘極 6 ·如申明專利範圍第1項之半導體裝置，其中· 兮第該區域部相鄰於該第-源極極區域並且 二L:; 二極區域中的該第二型雜質濃度低於在該第 上域中的該第二型雜質濃度並且該第-鬧極 絕緣Μ厚於該第二閘極絕緣膜。 7.如申請一專利範圍第Η之半導體裝置，更包括： 中在 該第 電备，電連接於該第—源極/汲極區域；以及 一位元線，電連接於該第二源極/汲極區域，其 该第-源極/汲極區域中的該第二型雜質濃度低於在 二源極/汲極區域中的該第二型雜質濃度。 8·如申請專利範圍第7項之半導體穿置，苴中·· 該第二源極/汲極區域提供一共 <用源極;汲極區 對記憶單元。 丁
    第33頁 533596 六、申請專利範圍 9. 一種半導體裝置，包含： 一絕緣閘極場效電晶體，包括形成於第一導電型的一 半導體區域中的第二導電型的，第一源極/汲極區域； 一苐一源極/沒極區域，形成於该第二導電型的該半 導體區域中；以及 一閘極電極，形成於在/通道區域上之一閘極絕緣膜 上’ a亥通道區域係位於該第〆源極/汲極區域與該第二源 極/沒極區域間，該通道區域包括一第一通道區域與一第 二通道區域，其中： 在該第一源極/汲極區城中的第二型雜質濃度分佈不 同於在該第二源極/汲極區域中的該第二型雜質濃度分佈 並且該第一通道區域之第一塑雜質濃度分佈不同於該第二 通道區域之該第一型雜質濃度分佈。 10·如申請專利範圍第9項之爭導體裝置，其中·· 該閘極絕緣膜包括形成於該第一通道區域上的第一閘 極絕緣膜以及形成於該第二通道區域上的一第二閘極絕緣 Si該ί —閘極絕緣膜之厚度不同於該第二閘極絕緣膜 -导度，並且 、 /第閘極電極形成於該第一閘極絕緣膜上且該第二 閘極電極形成於該第二閘極絕緣膜上。 一 11·如申凊專利範圍第8項之半導體裝置，其中： 名第一閘極電極與該第二閘極電極係形成為一側壁組
    第34頁 533596 、申請專利範圍
    12· :工睛專利範圍第9項之半導體裝置，其中： 電極 ^電連=極電極與該第二閘極電極係經由一第三閘極 13· 如申請專利範圍第 一絕緣膜形成於該 間 9項之半導體裝置，其中·· 第一閘極電極與該第二閘極電 極 14' ,申：專利範圍第9項之半導體裝置，更包括： 忒第一通道區域相鄰於該第一源極/汲極區域並且該 =「通道區域相鄰於該第二源極/汲極區域，其中在該第 ^原極/汲極區域中的該第二型雜質濃度低於在該第二源 祕及極區域中的該第二型雜質濃度並且在該第一通道區 "的"亥第一型雜質濃度低於在該第二通道區域中的該第 一型雜質濃度。 ’ $ 1 5 ·如申請專利範圍第9項之半導體裝置，更包括： 一電容，電連接於該第一源極/汲極區域；以及 上^ 一位元線，電連接於該第二源極/汲極區域，其中在 ，第源極/汲極區域中的該第二型雜質濃度低於在該第 一源極/汲極區域中的該第二型雜質濃度。
    第35頁 533596 六、申請專利範圍 16· 一種半導體裝置之製造方法，該半導體裝置包括形成 於第一導電型的一半導體區域中的第二導電型的一第一源 極/沒極區域、形成於該半導體區域中的該第二導電型的 第二源極/汲極區域、形成於在一通道區域上之一閘極絕 緣膜上的一閘極電極，該通道區域係位於該第一源極/汲 極區域與邊第一源極/汲極區域間，該製造方法包含下 步驟： 形成一第一絕緣膜於該半導體區域上； 置； 藉著該第 半導體區域中 形成一第 藉著該第 區域相鄰於該 形成一第 藉著該第 的一第二通道 形成一第 膜之厚度木同 形成一第 間絕緣膜而分 藉著該第 汲極區域於該 形成一第一遮罩層於該第一絕緣膜上的一預定的位 一遮罩層，形成該第一源極/汲極區域於該 二遮罩層於該第一源極/汲極區域上； ^遮罩層，形成該第一導電型的一第一通道 第一源極/汲極區域； 一閘極電極於該第二遮罩層之側壁上； 一閘極電極提供一遮罩，形成該第一導電型 區域於該第一通道區域之一實質上中央 二絕緣膜於該第二通道區域上，該第i絕緣 於该第一絕緣膜； 極於該·第二絕緣膜上方且藉由-居 離於该第一閘極電極； :閘極電極提供-遮罩，形成該第二源極/ 弟一通運區域之一實質上中央部；以及
    第36頁 533596 六、申請專利範圍 形成一第三閘極電極，提供該第一閘極電極與該第二 閘極電極間之一電性連接。 其 法 方 造 製 之 置 裝 體 導 半 之 項 6 第 圍 範 利 專 請 申 如 中 同 不 係。 佈佈 分分 度度 濃濃 質質 雜雜 型型 二二 第第 之該 域之 區域 極區 没極 源極 一源 第二 該第 該 於 其 法 方 造 製 之 置 裝 體 導 半 之 項 6 1X 第 圍 範 利 專 請 中 如 8中 r-H 第 該 於 同 不 係 佈 分 度 濃 ο 質佈 雜分 型度 一濃 第質 之雜 域型 區一 道第 通之 一域 第區 該道 通 更 法 方 造 製 之 置 裝 體 導 半 / 之 A 項 源 16一 第 第 圍 該 範 至 利：接 專驟連 請步電 申一成 如下形 •括 9包 容 電 一 之 域 區 極 汲 其 法 方 造 製 之 置 裝 體 導 半 之 項 9 第 圍 範 利 專 請 中 如 中 極 源 第 該 於 低 度 濃 質 隹 0 型。 二度 第濃 之質 域雜 區型 極二 没第 &/之 極 源 二 第 該 域 區 極 及
    第37頁
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