TW523901B - Electrostatic discharge protection device and the forming method thereof - Google Patents

Description

523901 五、發明說明（ο 本發明係有關於一種靜電放電（Electrostatic

Di scharge，ESD)保護裝置及其形成方法。更特別的是， 本發明關於一種靜電放電保護裝置，具有島狀結構用以承 載靜電放電電流，及其下之井區結構用以防止基底漏電。 隨著積體電路（Integrated Circuit，1C)發展之精密 化，其對於外加之應力特別脆弱；尤其是對於當丨c之一接 腳接地’且另一接腳與一靜電放電物接觸時所產生之 靜放電電壓。因此，I C中與外界溝通的所有元件，如輸入 接腳（Input pins)，輸出接腳（0utput pins)，輸入/出接 腳（Input/Output pins)及電源接腳（p〇wer pins)須具有 靜電放電防護裝置或電路以符合商用需求。 N型金屬氧化半導體（NM〇s)裝置，以閘極接地或接一 電源供給線（power bus)，為1(:之主要靜電放電防護元 件α玄龍0S衣置之 >及極接觸點（Drain Contact)必需與其 閘極保持數微米之距離。換句話說，承受esd電壓之關⑽ 乂 /及極彻〗而有一串聯分佈電阻位於該閘極該汲極接觸點之 中於^ ί ^刀佈電阻需大於一既定值。ESD電壓可能會有集 ㈣某較脆弱部分的情形發生，而致使靜電放電 阻Γ丄说瞬間湧入，造成局部過熱而破壞麗㈧裝置。此電 r r、二勹::T助提昇周圍擴散區之電位，使靜電放電電流 月匕車乂均勻的分佈於通道内。 繫程於、码/ 新么展的自動對準金屬石夕化物（S a 1 i c i d e ) 衣柱於源/汲極區

Region^ ^ Φ 化物，減少主動區（Active

Keg i〇n)之電阻治 曰力電路刼作速度，但這使上述電阻之

523901 五、發明說明（2) 形成更加困難及昂貴。 一種解決方法是利用一 S a丨i c i d e阻礙製程，阻礙石夕化 物於特定區上形成。然而，由於此方法複雜之程序及需一 道額外光罩，因此效率不佳。 美國專利號碼5 72 1 439 (簡稱為，43 9 )皆露一M0S電晶體

結構包含數個位於汲極擴散區之隔離島狀物（如第1圖所 示）。編號1 4為主動區。；ESD瞬變電流經由汲極接觸點丨〇經 過隔離島狀物周圍流至汲/閘極邊緣。利用汲極電阻增加 而達到靜電放電保護效果。然而，由於電漿處理的製程或 於高電場中將載子射出之過程中，有一些負電子將會困於 隔離島狀物之隔離物質間，增加閘極誘發之汲極漏電流 (Gate-Induced-Drain-Leakage, GIDL)，並增加不必要之 待命電源之消耗。

美國專利號碼5248892 (以下簡稱，8 92專利），揭露一 M0S電^晶體包含一電阻裝置具有與主動區相同之寬度。該 電阻叙置包含複數約略平行之條狀鈦矽化物以增加汲極電 阻。美國專利號碼6〇46〇87(以下簡稱，〇87專利）皆露一靜 電放電保護置利用一第二閘極為汲極之矽化阻礙層。第二 ，，與一 n型井重疊，並將主電晶體之矽化汲極分隔成兩 部分。上述之專利皆有因電阻裝置（，8 9 2 )或第二閘極 ( 0 87 )设计上限制（design rUie)而具有不能彈性減少的 電阻。換句話說，跟據，892或，087專利，在汲極的設計 上’將有一電阻範圍的下限。 有鑑於此’本發明的主要目的，在於防止閘極誘發之

523901 五、發明說明（3) 汲極漏電流（GIDL)，且將待命消耗電源（Standby p〇wer consumption)減少至最低〇 =致上述之目的’本發明提出一種靜電放電保護裝 置，具有一電阻’其源極側之電阻值可做寬幅的調整。 靜電為提供一種方法，用以重新導流-m 之電流路徑，以調整其分佈電阻之電 ，發明之靜電放電保護裝置包含一第一 體t底’一第二導電型之第-摻雜區，-第二導 一払雜區，一通道區，至少一 — 孓之弟 型之井區。第-及第二摻雜區設於;U體J二第二導電 摻雜區具有-邊介(B_dary)。通ί = ϊ底上。第-第一摻雜區間。島狀物設於第一摻雜區中，摻雜區及 重宜且與该通道區保持一既定之距祙^與島狀物 之部分或全部重疊。 Μ 區與該島狀物 井區的作用為，縱使仍右/ 誘發之汲極漏電流(GIDL)，狀物中，閘極 ”，至少因有部分隔離島偏壓閣極下之 也使耦接於第一摻雜區之PN接：：豐而有所限制。井區 電放T防護裝置適用於 /有較低之電t，使 上述之間隙越寬，位於第輪入尸應用中。 小。這意謂著位於第一# >雜區之/刀佈電阻U赭 小電阻值。 弟摻雜區之電阻可被微調至砘越 芏—適合之 第6頁 523901 五 發明說明（4) __^ 本發明提供之另一種靜電放電保護裳置包八一… 電型之半導體基底，一第二導電塑之第一及第-第。導 一通道區及一陣列之島狀物。第二導電型之第一 區， 雜：設於半導體基底上。通道區設於該第一摻： = —摻雜區間。陣列之島狀物設於第一摻雜區中，a μ弟 一摻雜區之靜電放電電流可正向及逆向的户 使/;,L經第 χ ^ Π的級向該通道區。 正向及逆向流間呈約90 °至270。間之角度。 陣列隔離島使第一推雜區中之靜電放%電流被迫 的，以正向及逆向迂迴的方式流向通道區。這將使 = 摻雜區之分佈電阻明顯的增加。 本發明之另一概念為提供一形成靜電放電防護 j法。首先，☆-第-導電型之半導體基底上形成二第二 辦# , 里且 < 馬狀物。接著，於該半導 體基底上形成一與該井區相距一既中 該通道區兩側分別形成一第-導距離之；道區。再於 二道命，#-於 乐一^電型之第一摻雜區及一第 兮崑处5之：一：雜區。该第一摻雜區與該島狀物重疊。 間隙。 茨弟推雜區之一邊界分離以形成一 本發明之更另一概冬Α担乂林 法。於—第一導電型；= :靜電放電防護裝置之方 物。於該半導體基底上：：體Ϊ底上形成-複數之島狀 別形成-第二導電型之道區。於該通道區兩!:卜分 捧雜區。該第一摻雜區*节區及—第二·導電髮之弟一 該第-摻雜區之靜電；電3狀物重叠。該島狀物使流於 电狄尾玉^之至少部分以順向及逆向之

第7頁 523901 五、發明說明(5)〜' -- 組合而流至該通道區 圖式之簡單說明： ^ ^本^明之上述目的、特徵和優點能更明顯易懂， 下文、牛 車乂佳貫施例，並配合所附圖式，作詳細說明如 下： 圖示說明： ，1圖顯二習知靜電放電保護裝置之上視圖。 12圖顯示本發明靜電放電保護裝置之上視圖； :3A圖為第2圖沿切線[A’之側視結構圖； ，3B圖為第2圖沿切線Β —β，之側視結構圖； ，3C圖為第2圖沿切線C-C，之側視結構圖； 第4 A圖為本發明另一結構設計； 第4B圖為第4A圖之沿切線D_D，之侧視圖； 第5A圖為利用場氧化層，取代第3人圖中之複矽晶層36 及及薄閘氧化層3 8之本發明之一實施例； 第5B圖為將第4B圖及第5B圖混合之應用； 第6 A圖至第6C圖顯示將第2圖之結構稍加變化之本發 明實施例； 第7A至第7C圖對應於第6A至第6C圖，顯示以場氧化層 形成之隔離島6 6之實施例； 9 第8圖顯示之具有連扣（interlocked)結構之隔離島之 實施實例； 第9圖為第8圖之部分放大圖；

第8頁 523901 五、發明說明（6) 第1 0圖顯示具有連扣之隔離島陣列及一與隔離島重疊 之η型井之一實施例； 第1 1圖類似第1 0圖，但只有部分井區與隔離島重疊； 及 第1 2 Α至第1 2 C圖顯示由複矽晶及薄閘氧化層組合成為 隔離島之靜電放電保護裝置製程流程。 符號說明：

1 0〜 接觸點； 1 2〜 複矽晶閘； 14〜 主動區； 14a 〜源極擴散區 14b 〜汲極擴散區 1 6〜 接合墊 20a 〜隔離島； 20b 〜隔離島； 20c 〜隔離島； 22〜 η型井區； 23〜 汲極接觸點； 30〜 Ρ型基底； 32〜 Ρ +型保護環； 36〜 複石夕晶層； 38〜 閘極氧化層； 55〜 埸氧化層； 第9頁 523901 五、發明說明（7) 6 0〜埸氧化層； 6 2〜隔離島； 6 4〜間隙； 6 6〜隔離島； 7 2〜正向路徑； 7 4〜逆向路徑； 7 6〜隔離島。 實施例： 第2圖顯示本發明靜電放電保護裝置之上視圖。如第2 圖所示，本發明之靜電放電保護裝置具有指狀之N型金氧 半導體電晶體（Ν Μ 0 S ) ’且包含二_接之複石夕晶閘（p 0 1 y Μ G a t e ) 1 2。一主動區1 4以一隔離區包圍；該隔離區通常以一 場氧化層（Field Oxide)或一淺溝隔離層（Shallow Trench Isolation， STI)形成。主動區η通常以負極性之離子進 行離子植入（Ion Implantation)，並以熱循環回火形成重 η型摻雜（n + d 〇 p e d )區。主動區1 4中之複矽晶閘（P 〇 1 y G a t e )’複石夕晶區，或場氧化層用以遮蔽部分離子之植 入。在主動區1 4中並有二通道區於複矽晶閘1 2下形成。於 二複石夕晶閘1 2間之主動區1 4為汲極擴散區1 4 b，用以作為 陽極，其可以耦接於一接合墊1 6。而將二複矽晶閘1 2夾在 中間之主動區1 4部分則為源極擴散區1 4 a，用以作為陰極 並躺接於一電源桿，如V s s。汲極及游極擴散區1 4 a，1 4 b 以複矽晶閘1 2及複矽晶閘1 2下方之通道區隔離。 隔離島2 0以一複矽晶層3 6及其下方之薄閘氧化層3 8形

第10頁 523901 五、發明說明（8) 成，均勻的分佈於汲極擴散區1 4b中。至少有部分之隔離 島20與一位於汲極擴散區14b中之一 η型井區22重疊。 第3Α圖為第2圖沿線Α-Α’之側視結構圖。從圖中之右 起為一汲極接觸點2 3，位於汲極擴散區1 4 b中；一列隔離島 20a完全位置於η型井區22中；一列隔離島20b部分位於η型 井區22中；一列隔離島20c全部位於該η型井區22之外而於 該ρ型井區/基底3 0中；一複矽晶閘1 2 ; —源極擴散區1 4 a ;及 一 P+型保護環32(不顯示於第2圖中），位於p型井區/基底 3 0中。汲極擴散區1 4 b耦接於一接合墊1 6。源極擴散區1 4 a 及ρ型井區/基底30耦接電源桿Vss，如第3A圖所示。每一 隔離島2 0 a包含一複矽晶層3 6及一其下之薄閘氧化層3 8。 0 第3 B圖顯示第2圖中沿切線B- B ’之侧視結構圖。第3 C 為第2圖中沿切線C-C’所得之側視結構圖。 如果η型井區2 2太靠近複矽晶閘1 2，I C啟動時，將因η 型井接面太寬而造成擊穿（Punch-Through)。 因此，η型 井區2 2應與複矽晶閘1 2應保持一最小之既定距離（該既定 距離視製程差異而定，例如於0 . 3 5 um之製程中，該最小之 既定距離可訂為0 · 3 5 u m)。 當E S D事件發生時，如瞬間正電壓脈衝產生於陽極， 電流由汲極擴散區1 4 b之汲極接觸點2 3流向汲-閘極邊緣。 如第2圖及3 A- 3 C圖所示，為兩條電流可能具有之路徑： (1)第一條電流路徑繞行於隔離島2 0外緣之具有高滲•酴 雜濃度（η + )及較低電阻之路徑。在進行S a 1 i c i d e或沒極石夕 化時，此路徑之電阻將會更低。

第11頁 523901 五、發明說明（9) (2 )第二條電流路徑經由隔離島2 0下方之η型井區2 2。 η型井區2 2具有較低摻雜濃度，因此此路徑之電阻較高。 此二電流路徑同時平行的運作，造成靜電放電電流經 過之汲極分佈電阻比原本沒有隔離島置於汲極擴散區中之 分佈電阻大，但低於上述專利’ 8 9 2或’ 0 8 7所述結構之分佈 電阻。藉由調整隔離島20之形狀及數量及η型井區22含蓋 之範圍，可將汲極擴散區之分佈電阻調整至最適合之大 小 〇 如有負電荷困於隔離島20中，隔離島20下方之η型井 區2 2將汲極擴散區1 4 b與ρ型井/基底3 0分開。因此上述之 汲極漏電流將不會發生在具有η型井區2 2於其下方之隔離 0 島20附近。當與η型井區22重疊之隔離島20越多時，汲極 漏電流就相對的降低。達成裝置穩定度及良率之改進。 此結構之另一優點為較低之汲極電容。η型井區2 2之 摻雜濃度較η+型擴散區14b低，因此η型井區22相對於ρ型 基底30之電容較η+井相對於ρ型基底30之電容。因此第2圖 中之汲極-基底電容較相同結構但無與η型井區22重疊之η + 井為低。 本發明另一結構設計顯示於第4Α圖中。第4Α圖與第2 圖相似，但第2圖中之NMOS電晶體在第4Α圖中以一場氧化 層40取代。第4Β圖為第4Α圖之沿切線D-D’之側視圖。場氧 化層60下方具有一通道區。 〇 除了利用複矽晶層及薄閘氧化層之組合外，隔離島也 可利用一隔離層（i s ο 1 a t i ο η )，例如：場氧化層，如第5 Α圖

第12頁 、發明說明（10) 所示，取代第3 A圖中之福 ⑼圖為將第4B圖與場氧化爲晶層36及及薄閘氧化層38。第 P離製程時，氧化層也^ ^混合之應用。或者，於淺溝槽 …第“圖至第6C圖^ :溝槽隔離層取代。 六篦6 A圖中，细具’、將第2圖之結構稍加變化之實施 之：&離島極擴散 ί ap)64位於二隔離島62 /二一列隔離島中只有一間隙 %方向，位於主動區14 Λ:隙沿著複石夕晶間12的 々伸4 9 Μ # #方A ，¥ 4的中央。間隙6 4也可沿著多晶矽 閘的备一 ^隔離^62均於汲極擴散區Ub中。於第6B圖 « 中’ 1 t :伋於汲極擴散區1 4b中，與汲極擴 散匾14b之邊界形成一間隙64。 均位於沒=區1，中，其-邊位於環繞：場ί:Γ 二間有-間隙64，政£14中’與沒極擴散區14b之邊 如亡所述，除了結合複石夕晶層及薄間氧化層之應用， 隔離島也可以，用一隔離層如場氧化層（或溝槽隔離層）來 設計。第7A至第7C圖’對應於第“至第6C圖，顯示以場氧 化層形成之隔離島6 6之實施例。隔離島6 6與環繞之場氧化 廣連接’形成一半島狀之圖案。 第8圖顯，之隔離島76具有連扣（Interl〇cked)的效 果。第\圖為第8圖之部分放大，以說明由汲極接觸點2 3流 向複石夕晶閘1 2之正向及逆向之靜電放電電流。此結構使得 靜電放電電流可正流（朝向複矽晶閘丨2或通道區方向流動） 或逆流（背向石夕晶閘1 2或通道區方向流動），以增加電流路

第13頁 523901 五、發明說明（11) 徑的長度並有效的增加汲極接觸點2 3至複矽晶閘1 2間之距 離。如第9圖所示，正向路徑72及逆向路徑74不一定要絕 對方向相反的（彼此間呈1 8 0度之方向）。只需大致上反向 (至少有9 0度以上）即可。 類似第8圖，第1 0圖具有連扣之隔離島陣列及一與隔 離島重疊之η型井區22。η型井區22用以減少汲極電容，並 改善裝置的穩定度。二陣列之隔離島7 6形成一連扣 (I n t e r 1 〇 c k ) 結構，使得電流由一汲極擴散區1 4 b之接觸 點23正向（Forward)或逆向（Backward)流向通道區。第^ 圖類似第1 0圖，但只有部分井區2 2與隔離島7 6重疊。井區 2 2與通道區需保持一既定距離以防止擊穿 (Punch-Through)發生。此既定距離視實際需要而定，考 量的標準包括可接受的汲極電容，電阻，最大輸入待命漏 電流或其他的因素。 本發明的概念為在靜電放電防護裝置之至少一（汲極） 擴散區中製造一苐一電阻部份（A First Resistivity Portion)及一第二電阻部份（A Sec〇nd Resistivity

Portion)。第二電阻部份具有一第一區，一第二區及一間 隙區。第一區經由間隙區連接於第二區，並可經至少一接 觸點連接至一 I C接合墊或一電源線。第二區可相鄰於一通 道區。間區至少有—部分與該第二電阻部份相連。間隙 區可與该^ 一電阻部份區兩側相鄰；也可採用將間隙區之 一侧與該第二電阻部份相鄰，而另一側與一隔離區相鄰。 另外’間隙區可以非常窄（依電流之寬度方向）及短

第14頁 523901 五、發明說明（12) (依電流之路徑方向）以節省所需面積。窄的間隙可以有〇 · 5至5 um的寬度，相對於一指狀複矽晶閘之通道寬度20至 1 0 0 u m。短的間隙可以有0 . 2〜1 u m的長度，相對於一般 2〜6um接觸點至通道區的距離。間隙區之長度（0· 2〜lum)可 以小於其寬度（0.5〜5um)。 如第2圖至第3C圖中，該第一電阻部份之第一區為n + 摻雜區經由接觸點2 3連接至I C接合墊，第二區為相鄰於通 道區的η +摻雜區，間隙區為兩相鄰隔離島或一隔離島與其 周遭隔離區之間隙。第二電阻部份為島狀物下之η型井 區。在一自行對準矽化物（Sa 1 i c i d e )製程中，第一電阻部 份具有一矽化物表層，因此具有比第二電阻部份更低的電 阻。此具有下列優點： (1) 起始靜電放電電流由第一區經至少一分流路徑 (Detour )及至少一個間隙區至第二區。因為超低矽化物擴 散區單位長度電阻及相關的低R C沿遲，電流可由I C接合墊 非常快速的到達通道區。這有助於快速啟發靜電放電保護 裝置。 (2) 當靜電放電保護裝置被觸發時。如何完全及統一 的觸發靜電放電保護裝置是非常重要的。在此例中，靜 電放電電流部分由上述（1 )之超低單位長度電阻路徑，部 分由第一區經第二電阻部份流至第二區。這兩條電流路徑 結合起來可形成一均勻分佈之電阻，以促使靜電放電保護 裝置能被完全及均勻的觸發。 第2圖至第3C圖中，電流分流路徑的方向與直接由接

第15頁 523901 五、發明說明（13) 觸點至通道區的方向相差約90度。在第8圖至第12C圖中， 電流分流路徑的方向與直接由接觸點至通道區的方向差大 於9 0度（在某些區域約為全反向即1 8 0度）。於此，一電流 分流路徑之長度（電流流方向長）大於寬度（橫越電流寬 度）。此電流分流路徑可配合至少一間隙區及第二電阻部 份，形成一均勻分佈的電阻網路以幫助靜電放電保護裝置 之均勻啟動，並增加ESD放電效能。 該第一及第二電阻部份之電阻值差可用不同的方法達 成。例如可用不同的摻雜濃度產生，如上述η +摻雜區及η 型井區。η型井區也可以是另一個η型摻雜區，或一 ρ型井 製程中之η型基底。然而，此電阻值差異也可以用製程中 不同的表面導電性達成（如矽化物表面及非矽化物表面）。 因此第一及第二電阻部份可具有相同或相異的摻雜濃度。 雖然有很多方法可以於至少一靜電放電保護裝置之摻 雜區中製造第一及第二電阻部份，本發明之範圍將明確的 描述於下。 本發明靜電放電保護裝置之形成適用於一般I C製程及 S a 1 i c i d e製程。此具有由複矽晶及薄閘氧化層組合成為隔 離島之靜電放電保護裝置，其製程顯示如第1 2 A至第1 2C圖 中所示。首先，在一 ρ型基底上形成一 η型井區22及一 ρ型 井區（圖上省略）。接著’在ρ型基底上形成定義主動區14 之場氧化層FOX，如第12Α圖所示。於第12Β圖中，在主動 區1 4或場氧化區表層形成複矽晶閘及隔離島。靜電放電保 護裝置之η型井區2 2與複矽閘保持一既定之距離以防止擊

第16頁 523901 五、發明說明（14) 穿現像發生。隔離島22具有一端，與另一隔離島或主動區 1 4之邊介分離，以形成一間隙。接下來，進行離子植入以 形成重η或p型摻雜區以形成汲極擴散區1 4 b及源極擴散區 14a，如第14c圖所示。可選擇性的（optional)Salicide製 程（於圖中省略）用以在複矽晶閘，汲極擴散區及源極擴散 區表面形成矽化物以增加電路操作速度。最後，形成内複 石夕晶（I n t r a - Ρ ο 1 y )介電層材料，接觸點，如第3 A圖所示。 第8，10及11圖中之連扣結構也可用上述的方法，以不同 的佈局設計形成。 本發明之靜電放電保護裝置，改進了以往專利潛在之 高電源消耗問題；更進一步的，具有可調整電阻範圍，解 決了專利’ 8 9 2及’ 0 8 7之問題。本發明靜電放電保護裝置具 有降低之汲極電容，更適用於高速操作之應用中。 本發明雖以一較佳實施例揭露如上，然其並非用以限 定本發明。相反的，本發明含蓋任何熟習此項技藝者，在 不脫離本發明之精神和範圍内，所做的些許更動與潤飾。 本發明所述之場氧化層也可以溝槽隔離層 (Trench-Isolated Segment)或其他適用於元件隔離之隔 離層所取代。因此本發明之保護範圍當視後附之申請專利 範圍所界定者之標準而定，以包含相關之更動及類似之安

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Claims (1)

1. 523901 f/ 案號 90131324 1 i 年/> 六 申請專利範圍 1. 一種靜電放電保護裝置，包含： 一第一導電型之半導體基底； 一第二導電型之第一摻雜區，設於該半導體基底上， 且具有一邊介（Boundary); 一第二導電型之第二摻雜區，設於該半導體基底 一通道區，設於該第—摻雜區 上， 至少-島狀物，設於該第—二二弟-摻4£間； 不 摻雜區中，日1亡一加 分，其中，該部分及該邊介間11 且/、有一邓 J丹有一間隙· jr 一具有第二導電型之井區 J丨糸，及 該島狀物之一第一部份重疊且鱼5亥半導體基底上，與 離 與该通道區保持一既定之距 中 中 中 中 2 ·如申請專利範圍第1項之# + 該部分位於該島狀物之束端。 电保4叙置 3 ·如申請專利範圍第1項之# + 該井區與該島狀物之一第_ * 电保4裝置 4·如申請專利範圍第1項之私 卜更s 〇 該井區與該島狀物全部重^?。〃放電保護裝置 5 ·如申請專利範圍第1項之# 該靜電放電保護裝置具有補砰μ放電保護装置，其 其 其 其 複數之島壯 等島狀物之一完全與該井區重愚。 兩狀物， 6 ·如申請專利範圍第1項之& -+Z-. λ 中，該靜電放電保護裝置具有複數 電保護裝置，其 等島狀物之一與該井區不重憂。之島狀物，其中至少 7·如申請專利範圍第1項之# 中，該島狀物具有一隔離層位私。放電保護裝置，其 ........................................+導體基底上。 其中至少該 該

   0492-6199TWfl ； 90-003 ； Hui.ptc ^ -這號 9‘0131324 弟 J_ 日 ^、申請專利範圍 8」如申請專利範圍第7項之靜電放電保護裝 ’該島狀物更具有一位於該隔離層上之導電、層。 9·如申請專利範圍第1項之靜電放電保護 车2島狀物為一場氧化層或一溝槽隔離； °亥+導體基底上》 n圮成 1 〇.如申請專利範圍第1項之靜電放電保護 ，該第一摻雜區之表面具有一矽化物。 x罝 π.如申請專利範圍第丨項之靜電放電保護 ，二島狀物具有二末端，與該邊界間形成二間隙。 中，，：申J專利範圍第1項之靜電放電保護裝置，1 该第一摻雜區耦接於一接合墊， ^ 電源桿。 木 〇雜區耦接於 1 3 ·〃一種靜電放電保護裝置，包含·· 一第一導電型之半導體基底； 且具有！；J電型之第-摻雜區，設於該半導體基底上， 二=電型之第二摻雜區，設於該半導體基底上. 通道區，設於該第一摻 -上’ -陣列之島狀物，設於兮第二弋5玄弟：乡雜區間； -摻雜區之靜電放電流4雜區巾，使流經該第 如申請專利H及逆向的流向該通道區。 於該裝置更具有-第二導電型之井區，位 牛¥體基底上’與該島狀物重聶。 中，3·养如广’專利範圍第14項之靜且電放電保護裝置’其 —^井區4分的島狀物重疊。 其 其 位於 其 其 0492-6199TWfl ; 90-003 ; Hui.ptc 523901

   中 ·如申請專利範圍第1 4項之靜電放電保護裝置，其 該井區完全與該島狀物重疊。 中 1>7 ·如申請專利範圍第丨4項之靜電放電保護裝置，其 ，"亥陣列之島狀物之一不與該井重疊。 中 7 ·如申請專利範圍第〗3項之靜電放電保護裝置，其 ^亥島狀物包含一位於該半導體基底上之隔離層及 一位於该隔離層上之導電層。 lj ·如申請專利範圍第丨3項之靜電放電保護裝置，盆 中，7 —該島狀物以一該半導基底上之場氧層形成。’、 士姑楚如申請專利範圍第1 3項之靜電放電保護裝置，其 中，^第一摻區之表面具有一矽化物。 ’、 2:如申請專利範圍第13項之靜電放電 ;母二該Λ狀物具有二端以與該邊界間形成二… 22.如申請專利範圍第13項之靜電放電 ”.复 中，该第一摻雜區耦接於一接合墊，該第_ '、 一電源桿。 Λ弟—摻雜區耦接於 23· —種靜電放電防護裝置，該靜電 含： 电丨方4裝置包 一第一導電型之半導體基底； 二第二導電型之第—摻雜區，設於 且具有一邊界； V體基底上， -第二導電型之第二掺雜區，設 摻雜區及該第 雜區中 複數之島狀物，設於該第一协从广丄 捧雜區間； J (ασ Μ-/ , 口（Interlock)靜電放電電汸、、、中該等島狀 15向的往該

   第20頁 一通道區，設於該第—妓干^體基底上· I·· 0492-6199TWH ; 90.003； Hui.ptc 523901 --9m 39.4 六、申請專利範圍 通道區流。 ±_a 曰 修正

   24· —種形成靜電放電保護裝置之方法，其中 法包含： 於一 井區； 第一導電型之半導體基底上形成一第二導電型之 於該半導體基底上形成一島狀物，且該島狀·物之 部分與該井區不重疊； 丄 於β半導體基底上形成一通道區，並使該通道⑧斑^ 井區保持一特定距離； ^ 於該通道區兩側分別形成一第二導電型之第—換 及一第二導電型之第二摻雜區，其中，該第一摻 f區 井區重疊； 維^與該 其中’該島狀物之一端與該第一掺雜區之一邊介 (Boundary )分離，以形成一間隙。 2 5 ·如申請專利範圍第2 4項之形成靜電放電保護裝置 之方法’其中，該島狀物與該井區完全不重疊。 2 6 ·如申請專利範圍第2 4項之形成靜電放電保護裳置 之方法，其中，該方法中形成該島狀物之步驟為依序、於該 半導體基底上形成一隔離盤（Is〇lati〇n Plate)及在該 離盤上形成一導電盤（Conductive Plate)。 2 7·如申請專利範圍第24項之形成靜電放電保護裝置 之方法，其中，該方法中形成該島狀物之步驟包括 導體基底上形成一場氧化層。 ^丰 28·如申請專利範圍第24項之形成靜電放電保護裝置 之方法’其中’該方法更包含一步驟，在該第一摻雜區

   523901 修正

   _案號 90131324 申請專利範圍 之 第 包 及 島 順 方 度 方 第 距 方 狀 方 ，形成一矽化物。29. 如申請專利範圍第24項之形成靜電放電 方法，其中，該方法更包含形成一連接路徑，、八4裝置 —摻雜區及該第二摻雜區耦接至一接合墊及—二別將該 30. —種靜電放電保護裝置形成方法，1中 ^原桿。 含·· 、Τ 垓方法於一第一導電型之半導體基底上形成複數之 於该半導體基底上形成一通道區； 物； 於該通道區兩側分別形成一第二導電型之第— 一第二導電型之第二摻雜區，其中，該第一―摻雜區 狀物重疊； ^ ^雜區與該 其中，該島狀物使流於該第一摻雜區之％ 向及逆向地流至該通道區。 “放電電流 3 1 ·如申請專利範圍第3 〇項之靜電放 法，其中，該靜電放電電流之順向^呆//置形成 。 久史向角度大於90 •如申請專利範圍第3 0項之靜電放 豆中，兮古土击a八π 士、 t欲電保護裝置形成 甲 該方法更包含形成一與—兮拉 雷划P r* 等島狀物重疊之 寬型井區，其中，該井區與該诵 且 〆通道區保持一既定之 •如申請專利範圍第30項之靜電放 其中，該方法更包含於該第—_ y、5蔓裝置形成 ，形成一石夕化物。 #雜區中，但非該島 •如申請專利範圍第3 〇項之靜 其中，該方法更包含形成一連4表放%電保護裝置形成 嶋·—一 一----徑，分別將該第 32 法， 二導 離。 33 法， 物上34 法，

   0492-6199TWfl ； 90-003 ； Hui.ptc 第22頁 523901 _案號90131324_年月曰 修正_ 六、申請專利範圍 一摻雜區及該第二摻雜區耦接至一接合墊及一電源桿。 3 5. —種適用於一積體電路之防護結構，用以加強靜 電放電保護，該結構包含： 一第二導電型之通道區；及 一第一導電型之一第一摻雜區，包含： 一具有一第一電阻部份（first resistivity portion)之第一部，包含至少一第一區，一相鄰於該通道 區之第二區，及一連接該第一區及該第二區之間隙區；及 一具有一第二電阻部份之第二部（second resistivityportion)，包含一鄰接於於該間隙區之第三 區並與該通道區分隔； 其中，靜電放電電流之一部分經該間隙區，另一部分 經該第二電阻部份，由該第一區流向該第二區，以均勻地 啟動該防護結構。 3 6.如申請專利範圍第3 5項之適用於一積體電路防護 結構，更包含： 一基底，用以供該第一摻雜區於其上形成；及 一第一導電型之第二摻雜區，形成於該基底上； 其中，該通道區位於該第一摻雜區及該第二摻雜區之 間。 37.如申請專利範圍第35項之適用於一積體電路之防 護結構，其中，該保護結構被一隔離區包圍，該間隙區位 於該第三區及該隔離區間。 3 8.如申請專利範圍第3 5項之適用於一積體電路之防 護結構，其中，該第二電阻部份更包含一第四區，該間隙

   0492-6199TWfl ； 90-003 ； Hui.ptc 第23頁 523901 _案號 90131324_年月日__ 六、申請專利範圍 區位於該第三區及該第四區間。 39. 如申請專利範圍第35項之適用於一積體電路之防 護結構，其中，該第二電阻部份之片電阻大於該第一電阻 部份之片電阻。 40. 如申請專利範圍第39項之適用於一積體電路之防 護結構，更包含一第一導電型之井區，其中，該第二電阻 部份至少有一部分與該井區重疊。 4 1.如申請專利範圍第4 0項之適用於一積體電路之防 護結構，其中，該第二電阻部份完全與該井區重疊。 4 2.如申請專利範圍第3 5項之適用於一積體電路之防 護結構，其中，該第一區更包含至少一接觸點。 43.如申請專利範圍第42項之適用於一積體電路之防 護結構，其中，該第一區經該接觸點連接至一積體電路接 合墊。 4 4.如申請專利範圍第35項之適用於一積體電路之防 護結構，其中，該第二電阻部份更包含一介電層。 4 5.如申請專利範圍第4 4項之適用於一積體電路之防 護結構，其中，更有一導電層於該介電層上形成。 4 6.如申請專利範圍第3 5項之適用於一積體電路之防 護結構，其中，該通道區上更包含一介電層。 4 7.如申請專利範圍第4 6項之適用於一積體電路之防 護結構，其中，更有一導電層於該介電層上形成。 4 8.如申請專利範圍第3 5項之適用於一積體電路之防 護結構，其中，更有一矽化物形成於該第一電阻部份之一 第一表面上。

   0492-6199TWfl ； 90-003 ： Hai.ptc 第24頁 523901 皇號90131咖 年 月 六、申請專利範圍

   4 9 ·如申請專利範圍第3 5項之適用於一積 護結構，其中，更有一矽化物形成於該第一電随、路之防 第一表面上 面上。 介電層形成於該第二電阻部份 部份之一 <〜第二表 5〇·如申請專利範圍第49項之適用於一積 護結構，其中，該介電層直接形成於該第二表〜％路之防 何矽化物存在於其間。 &向上，無任 5 1 · —種適用於一積體電路之防護結構， 電放電保護，該結構包含： β以加強靜 一第_導電型之通道區丨及 一第一導電型之一第一摻雜區，包含： 一具有一第一電阻部份（first resi portion)之第一部，包含至少一具有至少— Uvity 區，一相鄰於該通道區之第二區，及一連接哕，點之第一 第一區之分流路徑（(let〇Ur path);及 第區及-亥 .\ 一 ί 有一第二電阻部份（second reSistivity P〇rt=n)之第二部，設置於該通道區附近，包含一第三區 及第四區，其中，该第二區以該分流路徑與該第四區分 隔； 其中’靜電放電電流之一部分經該間隙區，另一部分 經該弟一部’由該第一區流向該第二區，以均勻的啟動該 防護結構。 5 2 ·如申請專利範圍第5丨項之適用於一積體電路之防 護結構，更包含： 一基底，用以設置該第一摻雜區；及

   0492-6199TWfl ； 90-003 ； Hui.ptc 523901 _案號90131324_年月日__ 六、申請專利範圍 一第一導電型之第二摻雜區，設置於該基底上； 其中，該通道區位於該第一摻雜區及該第二摻雜區之 間。 53.如申請專利範圍第51項之適用於一積體電路之防 護結構，其中，該分流路徑具有一第一方向，與一由該通 道區朝向該接觸區之第二方向略呈垂直。 5 4.如申請專利範圍第5 1項之適用於一積體電路之防 護結構，其中，該分流路徑具有一第一方向，與一該通道 區朝向該接觸區之第二方向具一約大於90度之方向差。 5 5.如申請專利範圍第5 1項之適用於一積體電路之防 護結構，其中，該第二電阻部份之片電阻大於該第一電阻 部份之片電阻。 56. 如申請專利範圍第55項之適用於一積體電路之防 護結構，其中，更包含一第一導電型之井區，其中，該第 二區至少有一部分與該井區重疊。 57. 如申請專利範圍第56項之適用於一積體電路之防 護結構，其中，該第二部完全與該井區重疊。 5 8.如申請專利範圍第5 1項之適用於一積體電路之防 護結構，其中，該第一區經該接觸點連接至一積體電路接 合塾。 5 9.如申請專利範圍第5 8項之適用於一積體電路之防 護結構，其中，該第二摻雜區連接至一電源桿。 6 0 ·如申請專利範圍第5 1項之適用於一積體電路之防 護結構，其中，該第二電阻部份更包含一介電層。 6 1.如申請專利範圍第6 0項之適用於一積體電路之防

   0492-6199TWfl ： 90-003 ； Hui.ptc 第26頁 523901 _案號 90131324_年月日__ 六、申請專利範圍 護結構，更包含一導電層形成於該介電層上。 6 2.如申請專利範圍第51項之適用於一積體電路之防 護結構，其中，該通道區之上更包含一介電層。 6 3.如申請專利範圍第62項之適用於一積體電路之防 護結構，其中，更有一導電層於該介電層上形成。 6 4.如申請專利範圍第5 1項之適用於一積體電路之防 護結構，其中，更有一矽化物形成於該第一電阻部份之一 第一表面上。 6 5.如申請專利範圍第64項之適用於一積體電路之防 護結構，其中，該第二電阻部份更具有一介電層形成於該 第二電阻部份之一第二表面上。 6 6.如申請專利範圍第6 5項之適用於一積體電路之防 護結構，其中，該介電層直接形成於該第二表面上。 6 7.如申請專利範圍第5 1項之適用於一積體電路之防 護結構，其中，該分流路徑具有之其中一段路徑，長度大 於寬度。 6 8.如申請專利範圍第5 1項之適用於一積體電路之防 護結構，其中，該第一電阻部份更包含一間隙區，該第一 區經由該分流路徑及該間隙區連接至該第二區。

   0492-6199T1Vfl ； 90-003 ； Hui.ptc 第27頁