TW517234B

TW517234B - Semiconductor memory device having a plurality of low power consumption modes

Info

Publication number: TW517234B
Application number: TW090121155A
Authority: TW
Inventors: Hajime Sato; Kotoku Sato; Satoru Kawamoto
Original assignee: Fujitsu Ltd
Priority date: 2000-11-30
Filing date: 2001-08-28
Publication date: 2003-01-11
Also published as: KR100771059B1; EP1225589A2; EP1225589A3; EP1225589B1; CN1189890C; DE60121720D1; DE60121720T2; JP4216457B2; US20020064079A1; US6515928B2; JP2002170383A; KR20020042408A; CN1355536A

Description

517234 發明説明（Ρ 發明之技術背景本發明係有關一種半導體記憶體裝置，且更確切來說，係有關一種由主要安裝在行動裝置中的動態隨機存取記憶體（DRAM)與不變性記憶體所形成的組合式記憶體系統。可攜式裝置，例如備置有通信功能的蜂巢式電話、個人手持式電話系統（PHS)，或個人數位助理 (PDA)等，已經越來越精緻小巧。再者，由可攜式終端所掌管處理的通信資料量也越來越多。例如，除了對談功能之外，蜂巢式電話將也可用來傳送文子負料與景> 像資料。再者，人們目前預測蜂巢式電話將可用來作為使用網際網路（可攜式個人電腦）的一種資訊終端。此外，可攜式裝置的通信速度已經加快，且可攜式裝置的最小化也促成了較小電池的形成。因此，安裝在可攜式裝置中的記憶體必須要具有高速的運作速度、大容量以及低電力消耗。進一步需要的疋，蜂巢式電話組件的價格必須降低，才可以使蜂巢式電話的價格更具競爭性。因此，所需的是一種較便宜且具有大容量的正常運作記憶體。具有業已決定的記憶體容量的靜態隨機存取記憶體（SRAM)(例如約四兆位元）已經安裝在可攜式終端中，例如蜂巢式電話，以作為正常運作記憶趙，其在運作的過程中可以儲存所需的資料。然而，替 517234 A7 B7 五、經濟部智慧財產局員工消費合作社印製發明説明（2) 代SRAM而使用的快閃記憶體與DRAM已經可以增加通信資料的數量且增加通信速度^ DRAM相容於異步記憶體系統的SRAM。 DRAM的優點在於其每位元的成本較低，且其可以高速地進行讀取/寫入運作。然而，在備用狀態時，DRAM必須消耗電力以保有資料。當DRAM 處與晶胞更新模式中，備用狀態中的電力消耗為數百微安培，其中DRAM將自動地且連續性地保有整個記憶體中的資料。當DRAM處於備用模式中，其中並不需要保有已寫入資料，電力消耗將為數十微安培。快閃記憶體的優點在於它不需要更新，且在備用模式中其電力消耗僅為數微安培。然而，快閃記憶體需要數微秒至數十微秒的時間來寫入資料。因此，需要花費時間來寫入資料。因此，DRAM在進行通信的過程中將作為大容量、高速運作記憶體。在中斷使用DRAM之前，在備用狀態中欲保留的資料將從DRAM轉送至快閃記憶體。藉由以此方式來進行運作，將可減少蜂巢式電話的電力消耗。當蜂巢式電話從備用狀態轉換為對談狀態時，在重新啟動DRAM之後，快閃記憶體中的資料必須重新寫入至DRAM，此種運作將產生等待（系統忙綠）時間，其相對地將降低整個系統（蜂巢式電本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐裝訂線 (請先閲讀背面之注意事項再填寫本頁) 517234 經濟部智慧財產局員工消費合作社印製 A7 B7 i、發明説明（3) 話）的效能。為了解決上述缺點，將可使用備置有部分更新功能的DRAM。部分更新功能將僅更新業已決定的記憶體部位的資料。在蜂巢式電話中，當電力開啟時’只需要保有某些資料，而剩下的資料並不需要保留。因此’欲保留資料的記憶體區域將是可以指定的。或者，欲保留之資料將可寫入至將被更新的記憶體部位。該種DRAM的電力消耗將是較低的，相較於更新整個記憶體晶胞的DRAM而言。再者’必須等待快閃記憶體中之資料被重新寫入至 DRAM的等待時間也將縮短。因此，蜂巢式電話的效能並不會降低。然而’當低電力消耗在可攜式裝置中成為一種重要因素時，較佳的是在備用模式中，DRAM能完全地中斷。再者，根據可攜式裝置的狀態，選擇性地進行DRAM的部分更新或完整中斷的系統將可被設計以減少等待時間與電力消耗。如此一來，所欲的是一種能致能使用者設定不同的低電力消耗模式的半導體記憶體裝置。發明之概卷說明本發明的目的之一在於提供一種半導體記憶體裝置，其可以降低電力消耗且增強效能。為了達成上述目的，本發明將提供一種半導體 6 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） · IIT^ m m (請先閲讀背面之注意事項再填寫本頁) 517234 A7 五、發明說明（4 工記憶體裝置，其包括可進行更新以保有資料的多個記憶體晶胞。該半導體記憶體裝置包括用以與記憶體晶胞進行正常運作的一正常運作模式，以及當半導體記憶體裝置處於備用狀態時，用以降低電力消耗的多個低電力消耗模式。半導體記憶體裝置包括用以设疋低電力消耗模式之一的一模式設定電路。更進一步來說，本發明是一種半導體記憶體裝置。該半導體記憶體裝置包括含有多個記憶體晶胞的一記憶體核心，其可進行更新以保有資料。該半導體s己憶體裝置包括用以與記憶體晶胞進行正常運作的一正常運作模式，以及當半導體記憶體裝置處於備用狀態中時，用以降低電力消耗的多個低電力消耗模式。一内部電力供應電路將連接至記憶體核心，用以供應該記憶體核心一運作式電壓。該多個低電力消耗模式包括第一低電力消耗模式、第二低電力消耗模式與第三低電力消耗模式中之一。第一低電力消耗模式將停止所有記憶體晶胞的更新與停止内部電力供應電路的運作。第二低電力消耗模式停止所有5己憶體晶胞的更新且繼續内部電力供靡電路的運作。第三低電力消耗模式將更新某些記憶體晶胞且繼續内部電力供應電路的運作。該半導體記憶體裝置將包括用以設定低電力消耗模式中之一的一模式設定電路。進步來說，本發明為一種半導體記憶體裝訂線 7 本紙張尺度適用中_豕標準（CNS)A4規格（21G X 297公爱經濟部智慧財產局員工消費合作社印製 517234 A7 B7 五、發明説明（5) 置。該半導體記憶體裝置包括多個記憶體晶胞，其設置在多個記憶體部位中。記憶體晶胞將進行更新以保有資料。該半導體記憶體裝置將包括一更新模式’其用以更新該記憶體部位中之至少一部位的記憶體晶胞。各個該記憶體部位將具有固有的更新特徵。一選擇電路將選出具有最佳更新特徵之記憶體部位中的至少一部位。另一方面來說，本發明為一種半導體裝置。該半導體裝置包括不需要保有資料的第一半導體記憶體裝置，以及連接至第一半導體記憶體裝置的第二半導體裝置。第二半導體記憶體裝置包括進行更新以保有資料的多個記憶體晶胞。該半導體記憶體裝置包括用以與記憶體晶胞進行正常運作的一正常運作模式，以及當半導體記憶體裝置處於備用狀態時，用以降低電力消耗的多個低電力消耗模式。第一半導體s己憶體裝置將包括設定低電力消耗模式中之一的一模式設定電路。進一步來說，本發明為一種半導體記憶體裝置。該半導體記憶體裝置將包括將更新以保有資料的多個記憶體晶胞。該半導體記憶體裝置包括用以與記憶體晶胞進行正常運作的一正常運作模式，以及當半導體記憶體裝置處於備用狀態中時，用以降低電力消耗的多個低電力消耗模式。一指令解碼器將接收一項指令，且根據該項指令產生第一程式模 8

經濟部智慧財產局員工消費合作社印製 517234 A7 --— _B7 五、發明説明（6) 式#號與正常運作模式信號。一登入控制電路將連接至該指令解碼器，用以從指令解碼器接收第一程式模式信號，以及根據第一程式模式信號用以產生一程式模式登入信號。一模式設定電路將連接至該登入控制電路，以設定回應於該程式模式登入信號的低電力消耗模式中之一。進一步來說，本發明為一種半導體記憶體裝置。多個記憶體晶胞將被更新以保有資料。該半導體記憶體裝置將包括用以與記憶鱧晶胞進行正常運作的一正常運作模式，以及當半導體記憶體裝置處於備用狀態時，用以降低電力消耗的多個低電力消耗模式。一模式設定電路將產生一更新運作模式信號，其對應於該低電力消耗模式中之一。當設定位址與更新計數器位址相符合時，一更新控制電路將連接至該模式設定電路以比較欲更新之記憶鱧晶胞的設定位址與回應於該更新運作模式信號的該更新計數器位址，以產生更新信號。本發明之其他部分與優點將從以下之發明說明，對照附錄的圖式來作更詳細的說明，以展示本發明的原則。 J8不的ffi要說明本發明，以及其目的與優點，可藉由參照以下的較佳實施例與附錄之圖式購詳細的了解，其中： 9 本紙張尺度適用中國國家榇準（CNS ) A4規格（210X297公楚） .1^-------1T------0 (請先閲讀背面之注意事項再填寫本頁) 517234 '發明説明（7) 經濟部智慧財產局員工消費合作社印製第1圖為一概要方塊圖，其根據本發明之第一實施例展示一半導體記憶體裝置；第2圖將顯示轉換第]圖中半導體記憶體裝置的狀態；第3圖為一圖表，其展示在電源切斷模式中，内部電力供應與更新運作的狀態；第4圖為蜂巢式電話的一概要方塊圖，其包括第ί圖中的半導體記憶體裝置；第5圖為一圖表，其展示第4圖之蜂巢式電話的運作；第6圖為一波形圖，其展示轉換第]圖之半導體記憶體裝置中的模式；第7圖為一波形圖，其展示第】圖之半導體記憶體裝置的模式設定週期；第8圖為一圖表，其展示第1圖之半導體記憶體裝置備置的指令；第9圖為一波形圖，其展示第1圖之半導體記憶體裝置的模式設定週期；第10Α圖至第10C圖為為模式設定位址碼的圖表；第11Α圖為一概要電路圖，其展示第ί圖之半導體記憶體裝置的登入控制電路，且第11Β圖為一概要電路圖，其展示登入控制電路的脈衝產生電路； 10 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂川234

五 Φ 經濟部智慧財產局員工消費合作社印製發明説明（8) 第12圖為一概要電路圖，其展示第1圖之半導體記憶體裝置的模式鎖存電路；第13圖為一概要電路圖，其展示第1圖之半導體記憶體裝置的電源切斷模式鑑別電路；第14圖為一概要電路圖，其展示第1圖之半導體記憶體裝置的更新控制電路；第15A圖與第15B圖將展示第11A圖之登入控制電路的波形；第Ί6圖將展示第11A圖之登入控制電路的波形；第17A圖與第17B圖將展示第12圖之模式鎖存電路的合成登入信號產生電路的波形；第18圖展示第12圖之模式鎖存電路之模式設定位址緩衝器的波形；第19圖展示第12圖之模式鎖存電路之模式設定位址緩衝器的波形；第20圖展示第12圖之模式鎖存電路之模式設定解碼器的波形；第21圖展示第13圖之電源切斷模式鑑別電路的波形；第22圖展示第14圖之更新控制電路的波形；第23圖展示第14圖之更新控制電路的波形；第24圖為位址攪亂電路的概要電路圖；第25圖展示位址攪亂動作；以及 11 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ----------II-------1T------# (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 517234 A7 __ B7 五、發明説明（9) 第26圖為記憶體陣列的概要方塊圖。較佳資施例的掸to說明在圖式中，相同的元件將用相同的元件編號來代表。根據本發明之較佳實施例的半導體記憶體裝置將參照第1圖至第23圖來說明。較佳實施例的半導體記憶體裝置為備置有 SRAM介面的DRAM。該DRAM包括記憶體核心，其具有動態記憶體晶胞，其用以儲存資訊；列解碼器、行解碼器與感測放大器。DRAM為一種異步 a己憶體’其不需要信號或指令備置到連接於外部裝置的一介面，而可更新記憶體晶胞。再者，該DRAM 將備置有自我更新功能，其將在正常運作模式中保有記憶體晶胞的資訊。因此，DRAM將可置換缺乏用以進行更新之額外電路的SRAM。第2圖將展示較佳實施例之半導體記憶體裝置 (DRAM)中的轉換狀態。在正常運作模式中DRAM 將進行正常讀取且寫入運作，且在電源切斷模式中其電力消耗較低。在電源切斷模式中，低電力消耗模式中之一包括睡眠模式、更新停止模式（Nap模式）’及部分自我更新模式（s_Ref模式）將被選出。裝置内部電力供應的控制與記憶體核心更新的控制將結合以設定各個電力消耗模式。 ___________ 12 本紙張尺度適财si!家縣（CNS) -- ---------1 ^·-----—IT------0Φ, m I (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 517234 A7 B7 五、發明説明（4 當電力持續時，DRAM將登入電源切斷模式中之一（在較佳實施例中，為睡眠模式），從冷開機狀態（CST)，且隨後轉換至正常運作模式的備用模式（STB)。由DRAM從冷開機狀態登入的電源切斷模式，可為Nap模式或S-Ref模式。DRAM具有自我更新功能，其可在正常運作模式中自動地保有每個記憶體晶胞部位中的資料。當一讀取指令或一寫入指令在備用模式中備置時，DRAM將轉換成讀取模式（RD)或寫入模式 (WR)，且進行一項讀取運作或寫入運作。在進行讀取運作或寫入運作之後，DRAM將根據所接收的指令或從輸出禁止模式前進至備用模式，進入備用模式或輸出禁止模式（OD)。DRAM可同時根據所接收的指令（讀取後寫入指令），從讀取模式轉換至寫入模式。當程式指令備置於備用模式中時，DRAM將轉換至第一程式模式（PRO)。再者，當DRAM在備用模式中檢測到一程式模式信號/PE時，DRAM將轉換至第二程式模式（PE)。在第一與第二程式模式中，DRAM將根據外部裝置所提供之設定碼選出電源切斷模式之低電力消耗模式中之一，且根據一特定設定碼設定該選出的低電力消耗模式。在該項設定完成之後，DRAM將自動地轉換至備用模 13 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） I I I I I I I I I 訂――I I I 線 (請先閲讀背面之注意事項再填寫本頁) 517234 五、發明説明（y 經濟部智慧財產局員工消費合作社印製當DRAM在備用模式中檢測出一晶片啟動信號 CE 2時，DRAM將立即地進入所選出的較低電力消耗模式。從電源切斷模式轉換至正常運作模所需要的等待時間與電力消耗量在各個低電力消耗模式中皆不同。因此，使用者可以藉由選出低電力消耗模式中之一，選出所欲的電力消耗。再者，在正常運作模式中，將事先設定低電力消耗模式（程式模式）。因此，當晶片啟動信號CE 2改變時，DRAM 將在一段短時間中從正常運作模式轉換為低電力消耗模式。第3圖將展示内部電力供應，以及根據模式所設定的更新運作。DRAM將根據各個低電力消耗模式’切換内部電力供應電路與更新運作。當備置到DRAM的模式終端的晶片啟動信號CE 2為高時，DRAM將在正常運作模式中運作。在正常運作模式中，DRAM將啟動所有的内部電力供應電路，各個該電路將在相關低電力消耗模式中啟動’並且自我更新記憶體核心中每個記憶體部位的記憶體晶胞。例如，DRAM將合併五個内部電力供應電路。第一内部電力供應電路將提供電力至記憶體核心。第二内部電力供應電路將提供電力至周邊電路，其驅動該記憶體核心。第三内部電力供應電路將提供電力至一外部裝置與一介面。第四内部電力供應電本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂 517234 A7

訂 517234 A7 _______B7 五、發明説明（〇母個§己憶體部位’電力消耗將減少。如此^一來，根據一項業已決定的程式，DRAM將儲存資料於記憶體部位中，其在電源切斷模式中將不會進行自我更新。因此，存取DRAM的時間將可縮短。現在將參照第1圖來說明較佳實施例中的 DRAM 10，其僅顯示相關於DRAM 10之電源切斷模式的電路。 DRAM 10包括指令解碼器11、外部信號登入電路12、登入控制電路13、模式設定位址緩衝器 14、模式鎖存電路15、緩衝器16、電源切斷模式鑑別電路17、更新運作鑑別電路18、自我更新振盪器19、更新控制電路20、列控制電路21、内部電力供應電路22，以及DRAM核心23。 DRAM核心23包括記憶體晶胞陣列、行控制電路，以及輸入/輸出（I/O)電路。記憶體晶胞陣列具有多個記憶體晶胞23a，其以類矩陣方式設置在字組線與位元線的相交點上。行控制電路將選出位元線，且I/O電路將輸入資料至該記憶體晶胞且從該記憶體晶胞中輸出資料。外部裝置將提供指令解碼器11第一晶片啟動信號/CE 1、寫入啟動信號/WE、輸出啟動信號/OE、較高順序位元信號/UB，以及較低順序位元信號 /LB。在依照字母順序鑑別符之前的此符號"/〃將表示該信號具有負邏輯。 16 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇X297公釐） (請先閲讀背面之注意事項再填寫本頁) -訂經濟部智慧財產局員工消費合作社印製 517234

五、發明説明（U 在§賣取運作或寫入運作中，第一晶片啟動信號 /CE1將變低，且將啟動DRAM 10。，在寫入運作中，寫入啟動信號/WE將變低，且將致能資料的寫入。在讀取運作中，輸出啟動信號/〇E將變低，且將致能資料的輸出。較高與較低順序位元信號 /UB、/LB為用以遮罩輸入/輸出資料的信號。指令解碼器11將解碼這些信號且產生各種不同形式的指令。當產生用以進行正常運作（讀取/寫入運作）的指令時，指令解碼器n將產生一對應讀取/寫入信號RD/WR。指令解碼器n將提供讀取/ 寫入信號RD/WR至列控制電路2Ί與登入控制電路13 〇訂當產生用以設定電源切斷模式的信號時，指令解碼器Π將產生一對應第一程式模式信號Pr〇, 且提供第一程式模式信號Pro至登入控制電路。線第一程式模式“號Pro將根據外部指令用以設定 DRAM 10的登入模式。終止運作或對正常運作毫無意義（違法型樣）的信號/CE1、/WE、/OE、/UB、/LB組合將作為用以設定電源切斷模式的指令。自該種組合形成的指令將稱為違法指令。當第一晶片啟動信號/CE 1切斷正常運作時，外部信號登入電路12將放大由外部裝置所提供之第二程式模式信號/PE ,且提供該已放大第二程式 17 本纸張適用中關家標準（CNS ) A4· ( 21Gx297公楚 517234 A7 B7 五、發明説明（d (，請先閲t背面之注意事項再填寫本頁) 模式信號/PE至登入控制電路13。更確切來說，當第一晶片啟動信號/CE1為高時，外部信號登入電路12將提供第二程式模式信號/PE至登入控制電路13。第二程式模式信號/PE將根據外部信號用以設定DRAM 10的登入模式。 DRAM 10將從正常運作模式轉換至於由外部指令所鑑別的模式設定週期中之電源切斷模式的低電力消耗模式中之一。根據第一程式模式信號Pro與讀取/寫入信號 RD/WR，登入控制電路13將產生第一位址啟動信號proaddz與第一登入信號proentz。登入控制電路13隨後將提供第一位址啟動信號proaddz與第一登入信號proentz至模式設定位址緩衝器14與模式鎖存電路1 5。經濟部智慧財產局員工消費合作社印製更確切來說，登入控制電路13將計算第一程式模式信號Pro被輸入的次數，且當計數值達到業已決定的數值時，將產生第一位址啟動信號 proaddz與第一登入信號proentz。當讀取/寫入信號RD/WD將備置在計數值達到該業已決定數值之前時，登入控制電路1 3將清除計數值。因此，當第一程式模式信號Pro連序地備置達到業已決定的次數時（即當指令解碼器11連序地接收違法指令達到業已決定次數時），登入控制電路13將產生第一位址啟動信號proaddz與第一登入信號 18 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 517234 五經濟部智慧財產局員工消費合作社印製 A7 B7 、發明説明（^ proentz。登入控制電路13可避免因為噪音等問題而錯誤的登入至程式模式。當指令解碼器11連序地接收違法指令達業已決定的次數時，第一程式模式信號Pro可產生，如此一來，登入控制電路1 3將根據程式模式信號 Pro ’產生第一位址啟動信號proaddz與第一登入信號 proentz。登入控制電路13將根據第二程式模式信號 /PE ’產生第二位址啟動信號peadciz與第二登入信號peentz，且提供第二位址啟動信號與第二登入信號peentz至模式設定位址緩衝器】4與模式鎖存電路15。更確切來說，登入控制電路]3將檢測是否第二程式模式信號/PE已經根據業已決定的型樣轉移，並當該項轉移已經檢測出來時，產生位址啟動佗號peaddz與第二登入信號peentz。在較佳實施例中，第二程式模式信號/PE將為正常高。當第二程式模式信號/PE由高轉移至低且再轉移至高時，將產生第二位址啟動信號peaddz與第二登入信號叶⑼匕。登入控制電路13將透過外部登入信號，致能登入至程式模式。因此，DRAM 10將根據外部指令或來自外料端101的外部信號，進入程式模式pr〇、pe。該項登入將使使用者的要求得到滿足。 i紙張細用中國國家標準(CNS) ---------— $------------^ (請先閱讀背面之注意事項再填寫本頁) 517234 A7

五、發明説明（經濟部智慧財產局員工消費合作社印製模式ά定位址緩衝器14將從外部裝置接收位址信號ADD，且提供由模式設定所需要之位址信號ADD所形成之位址信號A<0 ·· 3> (在此實例中為四位元）至模式鎖存電路15，以回應第一與第二位址啟動信號proaddz、peaddz。代碼a < 0 : 3 >將代表位址信號ADD的位元A0至A3。模式鎖存電路15將根據第一與第二位址啟動信號proaddz、peaddz以及第一與第二登入信號 proentz、peentz，鎖住位址信號 a < 〇 : 3 >，且提供一更新位址信號卩32<0:3>至更新控制電路 20。該更新位址信號paz<〇:3>將包括應該在 S-Ref模式中進行選擇性更新的記憶體部位的資訊。再者，模式鎖存電路15將解碼更新位址信號 paz<0 : 3>，且產生更新停止模式信號（Nap模式信號）napz、選擇性更新模式信號（S-Ref模式信號）srefz，以及睡眠模式信號s|eepz。更確切來說，模式鎖存電路15將鎖住位址信號A<0 : 3>作為一代碼，以回應於第一與第二位址啟動信號sproaddz、peaddz。該代碼包括登入模式的資訊，以及用以設定登入模式運作的資訊 (在選擇性更新模式中為記憶體部位選擇資訊）。在較佳實施例中，位址信號AO、A1將為模式選擇資訊，且位址信號A2、A3將為記憶體部位選 20 (請先閱讀背面之注意事項再填寫本頁)

、1T 線本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 517234 A7 B7 五、發明説明（d 擇資訊。因此，在S-Ref模式中，DRAM 10將把 DRAM核心23分成四個記憶體部位，且根據位址信號A2、A3，選擇性地更新記憶體部位中之一。模式鎖存電路1 5將根據鎖存代碼（模式選擇資訊），使Nap模式信號napz、S-Ref模式信號srefz 與睡眠模式信號sleepz中之一升高。模式鎖存電路15將提供Nap模式信號napZ與 S-Ref模式信號srefz至更新控制電路2〇，且提供睡眠模式信號sieepz至内部電力供應電路22。緩衝器Ί 6將放大從外部裝置接收之第二晶片啟動信號CE 2，且提供已放大第二晶片啟動信號 CE 2至電源切斷模式鑑別電路1 7。第二晶片啟動 4吕號CE 2將用來在正常運作模式與電源切斷模式中進行轉換。電源切斷模式鑑別電路17將同時接收更新指令信號psrtz，其將從更新運作鑑別電路 1 8所輸出。經濟部智慧財產局員工消費合作社印製更新運作鑑別電路18將根據自我更新振盪器 Ί9輸出之時脈信號clk，產生更新指令信號psrtz。自我更新振盪器Ί9將產生具有業已決定的頻率之時脈信號CLK，且提供該時脈信號CLK至更新運作鑑別電路1 8。更新運作鑑別電路1 8將區分或計算時脈信號CLK且產生具有業已決定的週期之更新（ref)指令信號psrtz。更新指令信號psrtz具有週期’其對應於在DRAM核心23中更新所有記 21 517234 A7 B7 五、發明説明（d 憶體晶胞之資訊所需要的時間。更新運作鑑別電路 18將提供更新指令信號psrtz至電源切斷模式鑑別電路17與更新控制電路20。在S-Ref模式中，更新指令信號可以根據保有記憶體晶胞部位之特的資訊而改變，其中選擇性更新將進行。再者，在位址攪亂動作中，更新指令信號可以相同的方式改變，這將在稍後說明。電源切斷模式鑑別電路17將根據第二晶片啟動信號CE 2鑑別模式，且轉換電源切斷（PD)模式信號pdmodez至對應於與更新指令信號psrtz同步的鑑別模式的一位準。例如，當從正常運作模式轉換至電源切斷模式時（當第二晶片啟動信號CE2 降低時），電源切斷模式鑑別電路17將使PD模式 4吕號pdmodez升高以與更新指令信號psrtz降低同步。當從電源切斷模式轉換成正常運作模式時，電源切斷模式鑑別電路1 7將使PD模式信號 pdmodez降低以與更新指令信號psrtz同步降低。藉由以此種方式產生PD模式信號，正進行之自我更新運作將可避免終止而進而對記憶體晶胞的資訊造成傷害，即使相異於外部裝置之更新指令信號 psrtz將在DRAM 10中產生。在正常運作模式中，更新控制電路20將產生脈衝將實質上與更新指令信號psrtz相同的一更新信號SrtZ，以回應於電源切斷模式信號pdmodez。 __ 22 本紙張尺度i用中國國家標準 --------If « , (請先閲讀背面之注意事項再填寫本頁)

、1T 線經濟部智慧財產局員工消費合作社印製經濟部智慧財產局員工消費合作社印製 517234 A7 ____B7 _ 五、發明説明（2(j 列控制電路21將啟動由更新位址計數器（未顯示）所選出之DRAM核心23字組線，以回應於由更新控制電路20所提供之更新信號srtz ^如此一來，連接至已啟動字組線的記憶體晶胞資訊將被更新。在電源切斷模式中，更新控制電路20將根據 Nap模式信號napz、S-Ref模式信號srefz以及更新位址信號paz < 0 : 3 >，從更新指令信號psrtz 中產生更新信號srtz，以回應於電源切斷模式信號 pdmodez 〇更確切來說，當Nap模式信號napz升高時，更新控制電路20將使更新信號srtz降低。列控制電路21並不啟動字組線，來回應於該低更新信號 srtz。因此，在Nap模式信號napz為高的Nap模式中，DRAM核心23的更新將被停止。當S-Ref模式信號srefz為高時，更新控制電路 20將根據更新位址信號paz < 0 : 3 >的記憶體部位資訊，產生具有脈衝之更新信號srtz。更確切來說，當更新位址計數器的輸出（即DRAM核心23 的位址）符合於更新位址信號P AZ < 0 : 3 >的部位資訊時（位址信號A2、A3)，更新控制電路20將產生脈衝將實質上相同於更新指令信號psrtz的更新信號srtz。列控制電路21將啟動字組線，以回應於更新信號srtz。這將更新由記憶體部位資訊 23 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ----------^------IX------0 (請先閲讀背面之注意事項再填寫本頁) 517234 A7 __ B7 五、發明説明（21) (位址信號A2、A3)所指定之記憶體部位的記憶體晶胞。内部電力供應電路22將控制對電路的電力供應，包括DRAM核心23。内部電力供應電路22 將被啟動且中斷，以回應於將由模式鎖存電路15 接收之睡眠模式信號sleepz。啟動的内部電力供應電路22將產生將提供至電路的内部電壓，包括 DRAM核心23。該中斷内部電力供應電路22將停止產生内部電壓。除了由睡眠模式信號sleepz所控制的内部電力供應電路22之外，DRAM 10將合併並未由睡眠模式信號sleepz所控制的一内部電力供應電路。第4圖為一概要方塊圖，其展示包含dram 10 的蜂巢式電話30。蜂巢式電話30包括CPU 31與 MCP 32,各個將設置在半導體電路基體上。mcp 32 包括DRAM Ί0與快閃記憶體33。MCP為一種多晶片封裝體’其由具有不同的功能的多個晶片形成，例如DRAM與快閃記憶體。 CPU 3 Ί將控制資料寫入至dram 1 0與快閃記憶體33以及從DRAM 10與快閃記憶體33讀取出貝料。當蜂巢式電話3〇的電力被關閉時，或當蜂巢式電話30處於備用模式中，DRAM 1〇將作為運作中記憶體’且快閃記憶體33將作為備用記憶體。 (請先閲讀背面之注意事項再填寫本頁) 訂線經濟部智慧財產局員工消費合作社印製

Μ 7234 五、發明説明（2会第5圖將展示蜂巢式電話30的運作。當關閉蜂巢式電話30的電力時，CPU 31將從 dram 1〇轉送必要資料至快閃記憶體33。、當電力開啟時，蜂巢式電話30將進入備用模式。在此狀態中，CPU 31將設定DRAM 1〇為低電力消耗模式中之一。當DRAM 1〇處於睡眠模式中時DRAM 1〇所消耗的電力將實質上相同於快閃'己憶體33在備用模式中所消耗的電力。必要資料將儲存在快閃記憶體33中。隨後，當蜂巢式電話30從備用模式轉換為對谈模式時’ CPU31將使晶片啟動信號ce 2升高。在dram 1〇進入備用模式（第2圖）之後，cpu 31 將傳送儲存在快閃記憶體33中的資料。對談將包括資料的傳送。將當從對談模式轉換成備用模式時，CPU 31 且儲存dram 10的必要資料於快閃記憶體33中奴後，CPU 3 Ί將使晶片啟動信號CE 2降低，一轉換DRAM 1 〇為電源切斷模式。當電源切斷模式設定為睡眠模式或Nap模式時，DRAM 10並不進行更新運作。因此，DRAM 1〇中所有資料將被抹除。當電源切斷模式設定為S_Ref模式時，更新運作將在選出記憶體部位上進行。因此，dram】〇將保有必要資料且抹除不必要資料。這將可降低在蜂巢式電話30的備用模式中的電力消耗。 25 本紙張尺度適用中國㈣準（CNS_·) Α4· ( 21〇><297公嫠經濟部智慧財產局員工消費合作社印製 517234 A7 _B7_ 五、發明説明（23 當蜂巢式電話30從備用模式轉換成對談模式時，CPU 31將使晶片啟動信號CE2升高。因此， DRAM 10將進入備用模式。在此狀態中，當DRAM 10從睡眠模式轉換成正常運作模式時，DRAM 10 將啟動内部電力供應電路22，且重新啟動供應電力至DRAM核心23。在時序t1經過時，從開始供應電力起，CPU 31將轉換儲存在快閃記憶體33 中的資料為DRAM 10。時序t2對進行資料傳送來說是必要的。因此，為了致能睡眠模式中的對談，時序t1加t2將是必要的。然而，在此例中，内部電力供應電路22將中斷於睡眠模式中。因此，電力消耗降低效應將是高的。當DRAM 10從Nap模式轉換為正常運作模式時，内部電力供應電路22將已經被啟動了。因此， CPU 31將立即地轉換儲存在快閃記憶體33中的負料至DRAM Ί 0。時序t2對進行資料傳送來說是必要的。因此，Nap模式中的電力消耗將少於在 DRAM 10中保有所有資料。由於相較於睡眠模式來說，時序t1並不是必要的蜂巢式電話的效能將改善。當DRAM 10從S-Ref模式轉換成正常運作模式時，只有必要的資料將保留在DRAMl〇中。因此，對談將立即地致能。因此，在s_Ref模式中，蜂巢式電話30的效能將可實f上維持相同，因為 (請先閲讀背面之注意事項再填寫本頁) 、11 26 模式與對談模式之間的等待時間為零（或實質上為零）。因此，藉由選出適當的低電力消耗模式，電力消耗降低效應與蜂巢式電話30的效能將可改進。可使用專屬記憶體控制器以替代cpu 31來控制dram 10與快閃記憶體33。再者，當在備用與對談模式中進行轉換時，資料的傳送將不受限制，且當必要時可在對談中進行。再者，SRAM可用來作為資料備用記憶體以替代快閃記憶體33。再者，在備用模式中，資料可儲存在區域基地台的伺服器中，或儲存在蜂巢式電話3〇中的類似裝置中。第6圖為一波形圖，其展示模式的轉換。 DRAM 10將根據提供至模式終端的第二晶片啟動h號CE2，控制正常運作模式與電源切斷模式之間的轉換。藉由在正常運作模式中設定下一個電源切斷模式，從正常運作模式轉換為電源切斷模式所需要的時間將減少。 DRAM 1 0將鑑別模式，以回應於更新指令信號 psrtz。當第二晶片啟動信號CE2與更新指令信號 psrtz彼此相異時，將進行該項鑑別以避免錯誤的更新將產生。換言之，當DRAM核心23正被更新時，假如模式將在正常運作模式中轉換至電源切斷模式以回應於更新指令信號psrtz的話，該更新將 517234 、發明説明（被中斷且資訊將被抹除。當退出電源切斷模式（電源切斷模式退出）時， DRAM 10將保有模式設定資訊。藉由首先設定該模式為正常運作模式，模式設定資訊的保留將減少重新設定該模式的負擔。模式設定資訊可在電源切斷模式退出中，自動地設定為一内定值。如此一來，該内定值將是可變的。當該系統暫時地改變低電力消耗模式時，該等設定將減少重新設定該模式為原始模式的負擔。第7圖為一波形圖，其展示模式設定週期。 DRAM 10將透過模式設定外部終端1〇1接收電源切斷模式所需要的資料。藉由以該種方式接收資訊，將可保障正常運作模式中的安全運作。更確切來說，當第一晶片啟動信號/CE1為高時，DRAM 10並不進行正常運作。DRAM 10將根據位址信號A D D取得位址碼，以回應於當第一晶片啟動信號/CE1為高時，備置至專屬終端1〇1的第二程式模式信號/PE。換言之，當第二程式模式信號/PE變低時，DRAM 10將啟動位址碼登入電路，且當第二程式模式信號/PE變高時，將鎖住位址碼資訊。當第一晶片啟動信號/CE1為低時，DRAM 1 0 將根據讀取指令取得位址信號ADD。在第7圖中’ t1至t5為外部規格時序狀況。 28 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ΙΦ.— (請先閲讀背面之注意事項再填寫本頁) 訂線經濟部智慧財產局員工消費合作社印製 517234 五、發明説明（y 經濟部智慧財產局員工消費合作社印製在第7圖的時序中，當第二程式模式信號/pE 降低時’連接至一外部專屬終端的輸入電路（未顯不）將啟動。這將啟動一項位址信號的解碼過程。當第二程式模式信號/PE升高時，解碼的結果將鑑別且輸入電路將終止。藉由以此種方式選擇性地啟動輪入電路，電力消耗將減少。在模式設定週期中，第二程式模式信號的邏輯位準將可倒轉。再者，位址碼將可備置至資料終端（DQ)。第8圖為指令的圖表。指令ci至C6與C8至 CIO將在正常運作模式中使用。指令c7、C11在正常運作模式中並不具任何意義。雖然指令C7將在寫入（WR)運作中使用，信號/LB、/UB將為高，且資料將因此並未輸入（即資料基被遮罩住）。指令C11將用於讀取（RD)運作中。然而，資料並未輸出，因為資料將由信號/LB、/UB所遮罩住。如此一來，藉由取得並未在正常運作模式中使用的指令（違法指令）作為電源切斷模式所需要的資訊，專屬終端並不必要用來設定模式資訊。第9圖為一波形圖，其展示模式設定週期 9圖展示一實例，當需要進行模式設定所需的資時，將藉由連續性地輸入第8圖的多個指令n 取得作為一位址碼。 dram 10取得位址信號ADD作為位址碼，回應指令C11。取得位址碼將重複N次。每當第訊以以回 29 I紙張尺度適準(CNS) Α4· (210X297公着） 517234 A7 B7 五、發明説明（2t 應於第一指令至第N指令與所取得之位址碼的次數N相符時，DRAM 1 0將鑑別位址碼是有效的，且設定該模式。如果確定相符的話^可設定模式為指令C1 1的N-1次數。再者，取得位址碼的次數將視需要而改變（例如一次）。第10A圖至第10C圖為模式設定位址碼的圖表。位址信號A0至A3將取得作為位址碼，且將根據該位址碼來進行模式設定。 DRAM 1 0將根據運作如位址碼的位址信號 A0、A1選出低電力消耗模式，且根據位址信號A2、 A3 (例如S-Ref模式中的更新方塊部位）來設定模式的運作。更確切來說，當位址信號AO、A1均低時（0)， Nap模式將被設定。當位址信號A0為低且位址信號A1為高⑴時，S-Ref模式將被設定。當位址信號AO、A1均高時，睡眠模式將被設定。再者，當位址信號A2、A3均低時，方塊部位#00將被指定。當位址信號A2為低且位址信號A3為高時，方塊部位#10將被指定。當位址信號A2為高且位址信號A3為低時，方塊部位#01將被指定。當位址信號A2、A3均高時，方塊部位#11將被指定。方塊部位並不需要被分成四部分且可視需要被分成二部份或八部分。再者，多個記憶體部位可以同時被指定。例如，當更新一半的記憶體部位時， 30 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂經濟部智慧財產局員工消費合作社印製經濟部智慧財產局員工消費合作社印製 517234 A7 "---------5Z_____ 五、發明説明（2έ 可以指定四分之二的記憶體部位。這將致能滿足度同需求且改進系統的效能。現在將參照第11至第23圖來說明登入控制電路1 3、模式鎖存電路1 5、電源切斷模式鑑別電路 17與更新控制電路20。第11Α圖為登入控制電路13的概要電路圖。登入控制電路13包括第一登入電路13a與第二登入電路13b。第一登入電路13a將根據第一程式模式信號PRO與讀取/寫入信號RD/WR，產生第一位址啟動信號proaddz與第一登入信號proentz。第二登入電路13b將根據第二程式模式信號/PE，產生第二位址啟動信號peaddz與第二登入信號 peentz ° 第一登入電路13a包括計數器電路41、脈衝產生電路42、反相器電路43、44、45與N〇R電路 46。第一程式模式信號PRO將供應至計數器電路 41與脈衝產生電路42。如第11B圖所示，脈衝產生電路42包括反相器電路47與NAND電路48。第一程式模式信號 PRO將供應至反相器電路47與NAND電路48的第一輸入端。反相器電路47的輸出信號將供應至 NAND電路48的第二輸入端。反相器電路的數目並不受限制，只要該數量為奇數。脈衝產生電路42將在低位準產生具有業已決 31 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） " " —装------"、玎------^ (請先閲讀背面之注意事項再填寫本頁} ° 口 234 A7 〜〜------B7 五、~~~~~~ (請先閱讀背面之注意事項再填寫本頁) 定的脈衝寬度的一射程脈衝信號，以回應於第一程式模式信號PRO的升高邊緣。反相器電路43將從脈衝產生電路42接收脈衝信號，且提供計數器電路41為脈衝信號的轉化版本的一邏輯信號。計數器電路41包括四個正反器電路41心41匕、 41c與41d。各個正反器電路41a至41c的輸出端將連接至相鄰正反器電路41b至41d的資料輸入端。第一階層正反器電路41a的資料輸入端將備置有第一程式模式信號PRO。各個正反器電路4U 至41 d的時脈終端將備置有反相器電路43的輸出信號。第三階層正反器電路41 c的輸出端將輸出第一位址啟動信號proaddz，且在最後狀態（第四階層），正反器電路41d的輸出端將輸出第一登入信號 proentz。經濟部智慧財產局員工消費合作社印製第一登入信號pr〇entz將透過反相器電路44、 45供應至NOR電路46的第一輸入端。N〇R電路 46的第二輸入端將備置有讀取/寫入信號RD/WR。 N〇R電路46的輸出信號將供應至各個正反器電路 41a至41d的無障礙終端。第二登入電路1 3b包括反相器電路51、52與脈衝產生電路53。外部信號登入電路1 2將提供外部終端54第二程式模式信號/pE，其將另供應至反相器電路51與脈衝產生電路53。反相器電路51將轉化第二程式模式信號/PE且 32 本紙張尺度適用中國國家標準（CNS ) A4規格（2if297公釐）-- 經濟部智慧財產局員工消費合作社印製 517234 A7 B7 五、發明説明（30 產生第二位址啟動信號peaddz。脈衝產生電路53 將與脈衝產生電路42具有相同的結構，且當第二程式模式信號/PE升高時，將提供反相器電路52 具有業已決定的脈衝寬度的一射程脈衝信號。該反相器電路52將轉化脈衝信號且產生第二登入信號 peentz ° 第15A圖與第15B圖展示登入控制電路13之第一登入電路13a的波形，其運如程式模式設定電路。現在請參照第15A圖，第一登入電路13a將使第一位址啟動信號proaddz升高於第三週期中，且使第一登入信號proent升高於第四週期中。第一登入電路13a將同時地重新設定第一位址啟動信號proaddz與第一登入信號proentz。現在請參照第15B圖，當接收到一讀取指令RD (讀取/寫入信號RD/WR)時，第一登入電路13a將重新設定計數值，且保有第一啟動信號proaddz 與第一登入信號proentz於低位準。第16圖將顯示登入控制電路13之第二登入電路13b的波形，其運作如程式模式設定電路。當第二程式模式信號/PE降低時，第二登入電路 1 3b將於高位準產生第二位址啟動信號 peaddz。隨後，當第二程式模式信號/PE升高時，第二登入電路13b將於高位準產生第二登入信號 33 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 1111 I I裝訂 I 線 (請先閱讀背面之注意事項再填寫本頁) 517234 A7 B7 五、發明説明（ peentz 〇第12圖為模式鎖存電路15的概要電路圖。模式鎖存電路15包括合成登入信號產生電路15a、模式設定位址緩衝器15b、模式設定位址鎖存15c 與模式設定解碼器15d。該合成登入信號產生電路15a將包括NOR電路61與反相器電路62。NOR電路61備置有第一登入信號proentz與第二登入信號peentz。NOR 電路61的輸出端將連接至反相器電路62的輸入端。反相器電路62將輸出一合成信號entz。現在請參照第17A圖，合成登入信號產生電路 15a將產生合成信號entz，以回應於第一登入信號 proentz。再者，現在請參照第1 7B圖，合成登入信號產生電路15a將產生合成信號entz，以回應於第二登入信號peentz。現在請回頭參照第1 2圖，模式設定位址緩衝器15b包括三個NAND電路63、64、65。第一 NAND 電路63將備置將由外部終端66接收之第一位址啟動信號proaddz與位址信號A<0: 3>。第二 NAND電路64將備置有位址信號A<0 : 3 >與第二位址啟動信號peaddz。第一與第二NAND電路 63、64的輸出信號將供應至第三NAND電路65。第三NAND電路65將輸出位址信號az<0 : 3>。模式設定位址緩衝器15b將對應於第1圖中的模 34 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂經濟部智慧財產局員工消費合作社印製 517234 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明説明（式設定位址緩衝器14。第18圖為一波形圖，其顯示設定位址緩衝器 15b的運作模式。當第二位址啟動信號peacjdz升高且輸出位址信號az<0: 3>時，位址緩衝器15b 將啟動登入電路。再者，位址緩衝器15b將以相同的方式輸出位址信號az<0: 3>，以回應於第一位址啟動信號proaddz。現在請回頭參照第1 2圖，模式設定位址鎖存 15c包括正反器電路67 (在圖式中僅顯示一個正反器電路），其數量將對應於位址信號az < 〇 : 3 >的位元數。正反器電路67將具有備置有位址信號 az<0: 3>的一資料終端、備置有合成信號entz 的時脈終端，以及備置有無障礙信號pC「Z的無障礙終端。因此，正反器電路67將鎖住位址信號 az<〇: 3>，以回應於該合成信號entz且輸出更新位址信號paz < 0 : 3 >。第19圖為一波形圖，其展示設定位址鎖存15c 的運作模式。位址鎖存1 5c將鎖住位址信號az < 0 ·· 3 >作為一代碼，以回應於合成信號entz，且輸出該鎖存碼作為更新位址信號paz<0: 3>。該位址鎖存15c 將以相同的方式輸出更新位址信號paz < 〇 : 3 >，以回應於第一位址啟動信號proaddz。現在請回頭參照第12圖，模式設定解碼器15d 35 I I I ii n I I 訂 I I 線 (請先閱讀背面之注意事項再填寫本頁)

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Α4 1/ IN y /- 517234 五、發明説明（3会將解碼更新位址信號paz <〇: 3>，且輸出Nap模式#號napz、S-Ref模式信號srefz，以及睡眠模式信號sleepz。第20圖為一波形圖，其展示設定解碼器i5d 的運作模式。解碼器15d將解碼更新位址信號 paz <0· 3>、選出模式信號 s|eepZ、napZ、srej：z 中之一（在第20圖中，睡眠模式信號S|eepz)，且產生模式信號於高位準。訂第1 3圖為電源切斷模式鑑別電路1 7的概要電路圖。電源切斷模式鑑別電路17包括脈衝產生電路71與正反器電路72。脈衝產生電路71具有與脈衝產生電路42相同的結構，且將於高位準產生具有業已決定的脈衝寬度的一射程脈衝信號，以回應於更新指令信號pSrtz的拖曳邊緣。線第1圖中的緩衝器電路16將透過外部終端73，提供正反器電路72的資料輸入端第二晶片啟動信號CE2。正反器電路72將鎖住第二晶片啟動信號 CE2 ’以回應於來自脈衝產生電路71的脈衝信號，並產生電源切斷模式信號pdmodez。第21圖為一波形圖，其展示電源切斷模式鑑別電路17的運作。當更新指令信號psrtz降低且產生電源切斷模式信號pc|moc|ez時，電源切斷模式鑑別電路17將鎖住第二晶片啟動信號CE2。第14圖為更新控制電路2〇的概要電路圓。更 36 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 517234 A7 B7 五、發明説明（3么經濟部智慧財產局員工消費合作社印製新控制電路20包括EOR電路81、82，NOR電路 83、NAND電路84、反相器電路85、86，以及選擇器87。EOR電路81將備置有更新位址信號 paz <1 >與更新位址計數器信號rfaz < 1 >，且EOR 電路82將備置有更新位址信號paz<〇>#更新位址計數器信號rfaz<0>。EOR電路81、82的二輸出端均將連接至NOR電路83的二個輸入端。當更新位址信號paz < 1 >與更新位址計數器信號 rfaz< 1 >相符時，EOR電路81將產生高位準的鑑別信號。當更新位址信號paz < 0 >與更新位址計數器信號rfaz<0>相符時，EOR電路82將產生高位準的鑑別信號。 NOR電路83的輸出端將連接至NAND電路84 的第一輸入端。NAND電路84的第二輸入端與第二輸入端將個別地備置有更新指令信號psrtz與S~ Ref信號srefz。NAND電路84的輸出端將透過反相器電路85連接至選擇器87的輸入端B。選擇 87的輸入端A將備置有更新指令信號psrtz。選擇器87將轉化更新指令信號psrtz或反相器電路85的輸出信號，以回應於由選擇終端所接收之電源切斷模式信號pd mod ez。隨後，選擇器87將供應已轉化之輸出信號至反相器電路86。該反相器電路86將進一步轉化該轉化輸出信號且產生更新信號srtz。 37 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) .裝· 、^1' 線· 517234 、發明説明（始第22圖為一波形圖，其展示更新控制電路2〇的運作。當供應至DRAM 10的第二晶片啟動信號 CE2升高時，電源切斷模式信號pdm〇dez將降低。為回應於低電源切斷模式信號pdmodez，更新控制電路20將產生具有相同於更新指令信號psrtz 之波形的更新信號srtz。更新信號srtz將更新DRAM 核心23中的每個記憶體晶胞。當供應至DRAM Ί0的第二晶片啟動信號CE2 降低時’電源切斷模式信號pd mod ez將升高。如果睡眠模式被選出，.更新控制電路2〇將於低位準產生更新彳s號srtz (睡眠）。如此·—來，DRAM核心 2 3的記憶體晶胞將不會全部更新。内部電力供應電路22將中斷於睡眠模式中。因此，當dram 1 0 從睡眠模式轉換為正常運作時，内部電力供應電路 22將首先產生業已決定的電壓且隨後重新啟動記憶體更新。在Nap模式中，更新控制電路2〇將於低位準產生更新信號srtz (Nap卜如此一來，dram核心 2 3的έ己憶體晶胞將不會全部更新。内部電力供應電路22將啟動於Nap模式中。因此，當draM 10 從Nap模式轉換成正常運作模式時，記憶體更新將立即地被啟動。在S-Ref模式中，更新控制電路2〇將比較更新位址计數k號rfaz < 0 : 1 >與更新位址信號 38 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公董） (，請先閲I背面之注意事項再填寫本頁) 訂線經濟部智慧財產局員工消費合作社印製經濟部智慧財產局員工消費合作社印製 517234 A7 __— _B7 五、發明説明（3合 paz < 0 : 1 >。現在請參照第23圖，只有當更新位址計數信號rfaz <〇: 1>與更新位址信號 paz < 0 : Ί >相符時，更新控制電路2〇將輸出與更新指令信號psrtz具有相同波形的更新信號srtz (S-Ref)。更新信號srtz (S-Ref)將更新dram核心23 中業已決定的記憶體部位的記憶體晶胞。較佳實施例中的DRAM10的優點將如下所述。 ⑴ 在電源切斷模式中，DRAM 10將運作於睡眠模式、更新停止模式（Nap模式)或部分自我更新模式（S-Ref模式）中，其將藉由合併對記憶體核心的電壓供應的控制而設疋’包括記憶體晶胞與更新記憶體核心的控制。藉由選出適當的模式，電力消耗將以具有彈性的方式減少且效能將提昇。 ⑵睡眠模式、Nap模式或S-Ref模式將在正常運作模式中選出。DRAM 10將立即地從正常運作模式轉換為選出的模式，以回應於第二晶片啟動信號CE2中的一項改變。因此，欲進入之模式並不需要在模式轉換時間中鑑別出來。這可降低轉換模式所須之時間的長度。 ⑶睡眠模式、Nap模式或s_Ref模式將根據外部指令或第二程式模式信號/pE所選 11 n : I , I ! 「I n I n 11 ^ n n ~"線 (請先閱讀背面之注意事項再填寫本頁) 39

517234 A7 ____ B7 五、發明説明（3t 出。因此，使用者的指令（指令、信號改變）將以具有彈性的方式來滿足。 (4) 藉由連序性地輸入多個違法指令，DRAM 10將可轉換至程式模式PR〇,其選出睡眠模式、Nap模式或S-Ref模式。這可避免 DRAM 10錯誤地轉換至程式模式。 (5) DRAM 10將於正常運作模式中進行自我更新。因此，可使用DRAM 10以替代 SRAM，而不需增加電路以進行更新。這將可以減低負擔與成本，其當進行電路變更時需要（設計變更）。對熟知技藝者來說，本發明可在不偏離本發明的精神與範圍的狀況下，體現於許多其他特定的形式中。尤其地，應該可以了解的是，本發明可體現於以下的形式中。並不設定某種更新部位於S-Ref模式中，更新部位可以根據外部規袼固定。如此一來，較佳的是，具有滿足更新特徵的記憶體方塊（從記憶體晶胞露出電荷是較低的）將被選出。該種記憶體方塊的選擇將延長更新間隔且進一步降低S_Ref模式中的電力消耗。較佳的是，位址攪亂動作可以進行以鑑別具有滿足更新特徵的更新部位。第24圖為一概要方塊 {請先閱f背面之注意事項再填寫本頁) 訂經濟部智慧財產局員工消費合作社印製 40 517234 A7 B7 五、發明説明（3έ 電路圖，其展示例示的位址攪亂電路90。位址攪亂電路90將連接於位址緩衝器91與位址解碼器92 之間。位址緩衝器91將具有用以放大位址信號Α0 的位址緩衝器91a，以及用以放大位址信號Α1的一位址緩衝器91b。位址攪亂電路90包括反相器電路93、94，四個ENOR電路95至98，以及熔絲電路99。位址緩衝器91a的輸出信號將供應至反相器電路93與 ENOR電路95的第一輸入端。反相器電路93的輸出信號將供應至ENOR電路96的第一輸入端。位址緩衝器91b的輸出信號將供應至反相器電路 94以及ENOR電路97的第一輸入端。反相器電路94的輸出信號將供應至ENOR電路98的第一輸入端。熔絲電路99將供應熔絲信號€<0>至ENOR 電路95、96的第二輸入端，且供應至熔絲信號 f< 1 >至ENOR電路97、98的第二輸入端。ENOR 電路95至98的輸出信號將供應至解碼器92。解碼器92將輸出DRAM核心之記憶體方塊的選擇信號(#00-#11)。熔絲電路99包括不變性元件（例如熔絲，其可由雷射等破壞）。熔絲電路99可包括不變性元件，例如PROM。熔絲電路99將儲存事先透過記憶體的特徵實 41 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ——：券-- (請先閱讀背面之注意事項再填寫本頁) 、τ 經濟部智慧財產局員工消費合作社印製 517234 A7

經濟部智慧財產局員工消費合作社印製驗所取得的熔絲資訊，其由測試電路100所進行。根據該等資訊，溶絲電路99將可輸出熔絲信號 f<0 : 1> 〇位址授亂電路90將進行與熔絲信號f<〇 : 1 > 及位址信號AO、A1的EOR邏輯運作。隨後，位址授亂電路90將置換對應於位址信號A〇、A1的吞己憶體方塊數，與對應於熔絲信號f<〇 : 1 >的記憶體方塊設定。第25圖為一圖表，其展示熔絲信號f<0 : 1 >與位址信號A〇、A1之間的關係性。當溶絲信號f< 〇 : Ί >為低時，記憶體方塊將根據位址信號A0、A1選出。例如，當位址信號A〇、八1均為低時，記憶體方塊#〇〇將被選出。當至少一信號f< 〇 : 1 >為高時，記憶體方塊將根據熔絲信號f<0 : 1 >與位址信號A〇、A1選出。例如，當熔絲信號f< 〇 : 1 >個別為低與高且該位址信號AO、A1均為低時，記憶體方塊#〇1將被選出。儲存在熔絲電路99中之熔絲資訊的讀取信號 S1或經攪亂位址資訊（信號S2)可供應至外部測試電路1 00。這將致能外部裝置確認記憶體區域的置換。第26圖將展示位址攪亂動作。記憶體陣列1 ] 〇包括四個子陣列1 1 1、1 1 2、1 1 3、11 4。外部位址將界定方塊#00、#01、#10、#11，其對應於各個 42 本紙張尺度適用中國國家標準（CNS ) A视^ ( 21〇Χ297公釐) " I I— I ^_wlI n I 11 I ^ —Awl Γ請先閲t背面之注意事項再填寫本頁) 517234 A7B7 五、發明説明（4在經濟部智慧財產局員工消費合作社印製子陣列。根據特徵實驗的結果，將假設方塊#〇〇至 #11 個別地具有 400ms、800ms、1.2s 與 600ms 的更新特徵（tREF)。根據該等特徵，正常運作模式中之記憶體陣列1 1 〇的自我更新週期將根據方塊#00的更新特徵設定在400ms。因此，s_Ref模式中DRAM的更新部位將設定為方塊#〇〇。然而，方塊#10的更新特徵將優於方塊#〇〇的更新特徵。因此，位址攪亂動作將根據外部規格置換邏輯性 S-Ref部位為實體S-Ref部位。由於該種位址授亂動作，已被置換之方塊#10的更新間隔將為S-Ref 模式中之方塊#00的三倍。當進行位址攪亂動作時’ S-Ref模式中的電力消耗將少於當位址攪亂動作未進行時，且更新整個記憶體陣列11〇所需要的電力消耗將為四分之一或更少。 DRAM核心23在S-Ref模式劃分之記憶體部位的數量將可視需要而改變。再者，相關於劃分部位改變的資訊可增加至已接收作為代碼的位址信號。除了根據程式週期與外部專屬終端來登入電力模式的半導體記憶體裝置之外，本發明可體現於半導體記憶體裝置中，其將根據程式週期或外部專屬終端來登入電源切斷模式。本發明可應用至半導體記憶體裝置中，例如快速週期 RAM (FCRAM)。用以製造DRAM 1 0的過程將不限於互補金属 43 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）參-- (請先閲讀背面之注意事項再填寫本頁) 訂線 • I- i ............ 517234 A7 B7 五、發明説明（4) 氧半導體（CMOS)過程，且可為Β|·-(：Μ〇5過程。上述所說明與例示的實施例僅為說明用且並不具任何限制性，且本發明將不受到說明細節而限定，反之，只要在不偏離本發明申請專利範圍的範圍與專值物之下，本發明將可以進行調整與修正。 . 1#! 「請先閲t*"背面之注意事項再填寫本頁) 訂------線. 經濟部智慧財產局員工消費合作社印製 44 本紙張尺度適用中國國家標準（CNS ) Μ規格€ 210X297公釐）經濟部智慧財產局員工消費合作社印製 517234 A7 B7 五、發明説明（4i 元件標號對照表

10 DRAM 11 解碼器 12 外部信號登入電路 13 登入控制電路 13a 第一登入電路 1 3b第二登入電路 14 模式設定位址緩衝器 15 模式鎖存電路 15a合成登入信號產生電路 15b模式設定位址緩衝器 15c模式設定位址鎖存 15d模式設定解碼器 16 緩衝器 17 電源切斷模式鑑別電路 18 更新運作鑑別電路 19 自我更新振盪器 20 更新控制電路 21 列控制電路 22 内部電力供應電路 23 DRAM核心 23a記憶體晶胞 30 蜂巢式電話 45 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） I 裝訂線 (請先閱讀背面之注意事項再填寫本頁) 517234 A7 B7 五、發明說明（4含

31 CPU 32 MCP多晶片封裝體 (請先閱讀背面之注意事項再填寫本頁) 33 快閃記憶體 41 計數器電路 41a正反器電路 41b正反器電路 41c正反器電路 41 d正反器電路 42 脈衝產生電路 43 反相器電路 44 反相器電路 45 反相器電路 46 N〇R電路 47 反相器電路 48 NAND電路 51 反相器電路 52 反相器電路 53 脈衝產生電路經濟部智慧財產局員工消費合作社印製 54 外部終端 61 NOR電路 62 反相器電路 63 第一 NAND電路 64 第二NAND電路 65 第三NAND電路 46 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 517234 A7 B7 五、發明說明（44 經濟部智慧財產局員工消費合作社印製 66 外部終端 67 正反器電路 71 脈衝產生電路 72 正反器電路 73 外部終端 81 EOR電路 82 EOR電路 83 N〇R電路 84 NAND電路 85 反相器電路 86 反相器電路 87 選擇器 90 位址攪亂電路 91 位址緩衝器 91a 位址緩衝器 91b 位址緩衝器 92 位址解碼器 93 反相器電路 94 反相器電路 95 ENOR電路 96 ENOR電路 97 ENOR電路 98 ENOR電路 99 熔絲電路 --------------^---------^ (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 517234 A7 B7 五、發明說明（4含經濟部智慧財產局員工消費合作社印製 100 測試電路 101 模式設定外部終端 110 記憶體陣列 111 子陣列 1 12 子陣列 1 13 子陣列 114 子陣列 #00 方塊部位 #01 方塊部位 #10 方塊部位 #11 方塊部位 A0 位址信號 A1 位址信號 A2 位址信號 A3 位址信號 ADD 位址信號 az 位址信號 C1 指令 C2 指令 C3 指令 C4 指令 C5 指令 C6 指令 C7 指令 I-----------^---------*5^--AWI (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 517234 A7 B7 五、發明說明（4备 C8 指令 C9 指令 (請先閱讀背面之注意事項再填寫本頁) C10 指令 C11 指令 CE1 晶片啟動信號 CE2 晶片啟動信號 CLK 時脈信號 CST 冷開機狀態 DQ 資料終端 entz 合成信號 LB 較低順序位元信號

Napz 更新停止模式信號（Nap模式信號)

Nap 更新停止模式 OD 輸出禁止模式 OE 輸出啟動信號

Paz 更新位址信號 paz 更新位址信號

Pdmodez電源切斷（PD)模式信號經濟部智慧財產局員工消費合作社印製 PE 第二程式模式信號 PRO 第一程式模式信號

Proaddz 第一位址啟動信號

Proentz 第一登入信號

Peaddz 第二位址啟動信號

Peentz 第二登入信號 49 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 517234 A7 ___B7_ 五、發明說明（4>

Psrtz 更新（REF)指令信號 RD 讀取模式 rfaz 更新位址計數器信號

Sleepz 睡眠模式信號

Srefz選擇性更新模式信號(S-Ref模式信號) S-Ref部分自我更新模式

Srtz 更新信號 STB 備用模式 Π 時序 t2 時序 t3 時序 t4 時序 t5 時序 UB 較高順序位元信號 WE 寫入啟動信號 WR 寫入模式 (請先閱讀背面之注意事項再填寫本頁) ·- 經濟部智慧財產局員工消費合作社印製 50 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

Claims

517234 經濟部智慧財產局員工消費合作社印製 C8------iL___六、申請專利範圍 1· 一種半導體記憶體裝置，其包含：進行更新以保留資料的多個記憶體晶胞，其中該半導體記憶體裝置包括用以與該記憶體晶胞進行正常運作的-正常運作模式，以及當該半導體記憶體裝置處於備用狀態時用以減低電力消耗的多個低電力消耗模式；以及用以設定該低電力消耗模式中之一的一模式設定電路。 2·如申請專利範圍第！項之半導體記憶體裝置，其中該半導體記憶體裝置將在正常運作模式中定期性地自我更新所有的該記憶體晶胞。 3·如申請專利範圍第1項之半導體記憶體裝置，其另包含：一鑑別電路，其根據該半導體記憶體裝置的一外部仏號與一内部信號，用以鑑別出是否該模式處於該正常運作模式中或處於包括該低電力消耗模式的一電源切斷模式中。 4.如申請專利範圍第3項之半導體記憶體裝置’其中該鑑別電路將接收回應於該内部信號的該外部信號，且產生該電源切斷模式信號，而該半導體記憶體裝置將另包含·· 連接至該模式設定電路與該鑑別電路的一更新控制電路，其用以產生對應於該低電力消耗模式中之一的一更新信號’而該低電力消耗模式係由該

f請先閱讀背面之注意事項再填寫本頁) --線· • I I — - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 517234 A8 B8 C8 D8 鄱經濟部智慧財產局員工消費合作社印製六、申請專利範圍模式設定電路為回應於該電源切斷模式信號而設定。 5.如申請專利範圍第4項之半導體記憶體裝置’其另包含用以接收該外部信號的一外部終端。 6· 一種半導體記憶體裝置，其包含： 5己憶體核心，其包括進行更新以保留資料的多個記憶體晶胞，其中該半導體記憶體裝置包括用以與該記憶體晶胞進行正常運作的一正常運作模式，以及當該半導體記憶體裝置處於備用狀態時用以減低電力消耗的多個低電力消耗模式；連接至該記憶體核心且用以供應記憶體核心一運作式電壓的-内部電力供應電路，其中該多個低電力消耗模式將包括：用以停止該所有記憶體晶胞之更新且停止該内部電力供應電路之運作的第一低電力耗損模式與用以停止所有記憶體晶胞之更新且繼續該内部電力供應電路之運作的第二低電力耗損模式中之一；以及用以更新某些該記憶體晶胞且繼續該内部電力供應電路之運作的第三低電力耗損模式；以及用以設定該低電力消耗模式中之一的一模式設定電路。 7·如申請專利範圍第6項之半導體記憶體裝

— — — — 1 — — — — — — —· -----^ > — — (請先閱讀背面之注意事項再填寫本頁) 517234 A8 _____ D8 六、申請專利範圍置’其中該正常運作模式將包括一備用模式與自該備用模式登入的一程式模式，且其中該模式設定電路將在程式模式過程中，設定欲於第三低電力消耗模式中更新之該記憶體晶胞的一部份。 8·如申請專利範圍第6項之半導體記憶體裝置，其中該正常運作模式將包括一備用模式與自該備用模式登入的一程式模式，且其中該模式設定電路將在該程式模式中設定該低電力消耗模式中之一。 9·如申請專利範圍第8項之半導體記憶體裝置，其中該半導體記憶體裝置將根據一項指令或一個外部信號，從該備用模式轉換成該程式模式。 1 〇·如申請專利範圍第9項之半導體記憶體裝置’其中該指令包括不使用於正常運作模式中的一違法指令。 η ·如申請專利範圍第1 〇項之半導體記憶體裝置，其另包含：用以接收該違法指令的一指令解碼器，其中當連序地接收多個該違法指令時，該指令解碼器將鑑別以轉換至該程式模式。 12·如申請專利範圍第n項之半導體記憶體裝置，其中當在收到該違法指令之後，該指令解碼器接收到不同於該違法指令的一項指令時，該指 53 本紙張尺度適用中國國家標準（CNS)A4 &格（21〇 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) 訂- 線- 經濟部智慧財產局員工消費合作社印製 517234 A8B8C8D8 經濟部智慧財產局員工消費合作社印製六、申請專利範圍令解碼器將停止轉換至程式模式。 13·如申請專利範圍第9項之半導體記憶體裝置，其中該模式設定電路將接收用以設定該第三低電力消耗模式的資訊，且將根據該資訊在該程式模式中設定欲於第三低電力消耗模式中更新之該s己憶體晶胞的一部份。 1屯如申請專利範圍第9項之半導體記憶體裝置，其中該外部信號包括一程式模式信號。 15·如申請專利範圍第14項之半導體記憶體裝置，其中該半導體記憶體裝置將接收一程式模式信號，且根據該程式模式信號之型樣的改變來鑑別是否要轉換至該程式模式。托·如申請專利範圍第6項之半導體記憶體裝置，其中該多個記憶體晶胞將設置於多個方塊部位中，且其中任一方塊部位將在第三運作模式中選出。 17·如申請專利範圍第6項之半導體記憶體裝置，其中該多個記憶體晶胞將設置於多個方塊部位中，且其中該方塊部位中之任意數量方塊將在第三運作模式中選出。 18·如申請專利範圍第6項之半導體記憶體裝置，其中該多個記憶體晶胞將設置於多個方塊部位中’且各個該方塊部位將具有一項不同的更新特徵’且其中具有最佳更新特徵的該方塊部位將 I---^ -------.1 ^ 11---— — "Ί (請先閱讀背面之注意事項再填寫本頁)

517234 六、申請專利範圍被選出作為在該第三運作模式中欲更新之該部位。 19· 一種半導體記憶體裝置，其包含：設置在多個記憶體部位中的多個記憶體晶胞，其中該記憶體晶胞將進行更新以保留資料，且其中該半導體記憶體裝置將包括用以更新位於該記憶體部位中至少一部位之記憶體晶胞的一更新模式，各個該記憶體部位將具有一項固有更新特徵；以及用以選出具有最佳更新特徵之該記憶體部位中至少一部位的一選擇電路。 2〇·如申請專利範圍第19項之半導體記憶體裝置，其中該多個記憶體部位將包括先前已設定用以進行更新的第一記憶體部位以及具有最佳更新特徵的第二記憶體部位，其中該選擇電路包括一位址授亂電路，其用以接收指定該第一記憶體部位之第一位址資訊且用以轉換第一位址資訊至指疋該第二記憶體部位之第二位址資訊。 21·如申請專利範圍第2〇項之半導體記憶體裝置，其中該位址攪亂電路包括一不變性元件，其工訂用以儲存用來轉換第一位址資訊為第二位址資訊的轉換資訊。 22·如申請專利範圍第21項之半導體記憶體裝置’其另包含用以輸出第二位址資訊的一電路。 55 本紐尺度適用中國國家標準（CNS)A4規格⑵G χ 297公爱 517234 C8 _ D8 六、申請專利範圍 23· —種半導體裝置，其包含·· • 第一半導體記憶體裝置，其不需要保留資料；以及連接至該第一半導體記憶體裝置的第二半導體裝置’其中該第二半導體記憶體裝置將包括：進行更新以保留資料的多個記憶體晶胞，其中該半導體記憶體裝置包括用以與該記憶體晶胞進行正常運作的一正常運作模式，以及當該半導體記憶體裝置處於備用狀態時用以減低電力消耗的多個低電力消耗模式；以及用以設定該低電力消耗模式中之一的一模式設定電路。 24· —種半導體記憶體裝置，其包含：已被更新以保留資料的多個記憶體晶胞，其中該半導體記憶體裝置包括用以與該記憶體晶胞進行正常運作的一正常運作模式，以及當該半導體記憶體裝置處於備用狀態時用以減低電力消耗的多個低電力消耗模式；經濟部智慧財產局員工消費合作社印製一指令解碼器，其用以接收一項指令，且根據該項指令用以產生第一程式模式信號與一正常運作模式信號；連接至該指令解碼器的一登入控制電路，其用以從該指令解碼器接收該第一程式模式信號，且根據該第一程式模式信號用以產生一程式模式登入 56

517234 A8B8C8D8 經濟部智慧財產局員工消費合作社印製六、申請專利範圍信號；以及連接至該登入控制電路的一模式設定電路，其用以設定該低電力消耗模式中之一以回應於該程式模式登入信號。 25·如申請專利範圍第24項之半導體記憶體裝置，其中當在該第一程式模式信號之後備置一正常運作模式信號時，該登入控制電路將停止產生該权式模式登入信號。 26·如申請專利範圍第24項之半導體記憶體裝置，其另包含：連接至該登入控制電路之一外部信號登入電路，其用以接收第二程式模式信號且用以供應該第二程式模式信號至該登入控制電路。 27. 如申請專利範圍第24項之半導體記憶體裝置，其另包含：連接至該模式設定電路的一更新控制電路，其用以產生對應於由該模式設定電路設定之該低電力消耗模式中之一的一更新信號。 28. 如申請專利範圍第27項之半導體記憶體裝置，其另包含：連接至該更新控制電路的一鑑別電路，其根據該半導體記憶體裝置的一外部信號與一内部信號，用以鑑別出是否該模式處於正常運作模式中或處於包括該低電力消耗模式的一電源切斷模式中， 57 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公楚） (請先閱讀背面之注意事項再填寫本頁) 訂：線· 517234 A8 B8 C8 D8 六、申請專利範圍經濟部智慧財產局員工消費合作社印製其中當該模式為電源切斷模式時，該鑑別電路將供應該電源切斷模式信號至該更新控制電路。 29·如申請專利範圍第28項之半導體記憶體裝其中該外部信號為一晶片啟動信號且該内部 L號為-更新指令信號，而該半導體記憶體裝置將另包含：連接至鑑別電路的-更新運作鑑別電路，其用以產生該更新指令信號。 30· 一種半導體記憶體裝置，其包含：已被更新以保留資料的多個記憶體晶胞，其中該半導體記憶體裝置包括用以與該記憶體晶胞進行正常運作的一正常運作模式，以及當該半導體記憶體裝置處於備用狀態時用以減低電力消耗的多個低電力消耗模式；一模式設定電路，其用以產生對應於該低電力耗模式中之一的一更新運作模式信號；以及連接至該模式設定電路的一更新控制電路，其以比較欲更新之該記憶體晶胞的一設定位址與更新計數器位址以回應於該更新運作模式信號且當該設定位址與該更新計數器位址相符合時用以產生該更新信號。 58 表紙張尺度適用中國國家標準（CNS)A4規格（2X X 297公釐）消用 I— I———— — —— ---- ----^0 — — — — — — — — ^ (請先閱讀背面之注意事項再填寫本頁}