TW434707B - Method for manufacturing high voltage and low voltage metal oxide semiconductor transistor using self-aligned silicide process - Google Patents

Description

434707 五、發明說明（1) 5-1發明領域： 本發明係有關於一種具有自我對準金屬矽化製程的高 壓與低壓金屬氧化半導體電晶體的製造方法。本發明的主 要目的在於藉由N+罩幕，其可提供高壓金屬氧化半導體電 晶體上形成金屬矽化物（s a 1 i c i d e ) 5-2發明背景： 近來在半導體元件的需求因大量的使用電子零件而快 速的增加。特別是電腦快速的普及增加了半導體元件的需 求。由=需要數百或是數千電晶體組成很複雜的積體電路 製造在早一半導體晶片上，所以獲得高品質半導體元件是 处Λ °'甬了強化接合崩潰（junction breakd0的

子區域到"型梯度摻雜區域，而植入N 的能量通常相當高(大於，因此傳 、冼閘極夕日日矽層中的自我對準 寻 N型梯度掺雜離子的以，晉蔣合夕J匕製fe(sallclde) ’植人 的间此量將會植入到閑極多晶矽層下的 434707 五、發明說明（2) ---- 通道，而造成高電壓元件起始電壓（Vt)漂移； N型梯度摻雜區域不能形成自我對準矽化製程，若形 成自我對準石夕化製程將會使電面㈣而降低接合崩 潰（junction breakdown)的能力 第一A圖與第一β圖係一傳統高壓金屬氧化半導體電晶 體，低壓金屬氧化半導體電晶體，其包含半導體基底1〇〇 、場氧化層1 2 0、多晶矽層1 4 0與梯形摻雜區1 6 〇。假如高 壓金氧電晶體形成自我對準矽化製程，電流將延表面流動 而降低接合崩潰（junction breakdown)的能力。 因此，亟待一種提供具有自我對準金屬矽化製程的高 壓與低壓金屬氧化半導體電晶體的製造方法。 5 - 3發明目的及概述： 鑒於上述之發明背景中，傳統的高壓元件與低壓元件 整合之差異性，而產生的諸多問題，在本發明的目的在於提 供一種方法，達到高壓元件與低壓元件整合的需求，以逐漸 朝向多晶片（multi-chip)整合功能的發展^ 本發明的另一目的在提供一種具有自我對準金屬梦化 製程的高壓與低壓金屬氧化半導體電晶體的製造方法。利

434707 五、發明說明（3) 用此發明，其可提供高壓金屬氧化半導體電晶體上形成金 屬矽化物（sal icide)。 本發明的再一目的在閘極上方提供氮化矽層，其氮化 矽層可防止N型梯度摻雜離子植入時的穿透（channei ing) 效應-'再者，本發明的又一目的在提供一種N+罩幕的設計， 以提供具有自我對準金屬矽化製程的高壓與低壓金屬氧化 半導體電晶體的製造方法。 根據以上所述的目的，本發明提供一種具有自我對 金屬矽化製程的高壓與低壓金屬氧化半導體電晶體的製 方法。其包含半導體基底，其半導體基底定義為高壓金 氧化半導體電晶體與低壓金屬氧化半導體電晶體區域 者，形成複數個場氧化層於半導體基底上方，其兩場 層用以隔離該金屬氧化半導體電晶體□接著，沉積多晶 層於該高壓低壓金屬氧化半導體電晶體之半導體基底^ 。：:後’沉積第-介電質層於多晶矽層上方。❿成光 ?第二介電質層上方’且光阻層用以定義高壓與低壓 乳化半導體電晶體之閘極位置。接著，形成第二光阻屛 低壓金屬氧化半導體電晶體半導體基底上方，利用第丄^ 阻層為硬罩幕植入第一導電離子於高壓金屬氧化半導體 晶體半導體基底内部，即於高壓金屬氧化半導體電晶體之 434707 度摻雜 於閘極 氧化半 高壓與 案與第 接著， 二介電 再利用 氧化半 導體電 後，形 區^緊接 結構兩側 導體電晶 低壓金屬 二圖案於 利用第三 質層直至 第三光阻 導體電晶 晶體之半 成金屬石夕 著，移 ’且形 體之半 氧化半 兩壓金 光阻層 多晶矽 層為罩 體之梯 導體基 化物於 五、發明說明（4) 半導體基底 層。其後， 質層於高壓 方。形成第 上方，分別 化半導體電 刻部分第一 雜區之上表 二導電離子 内部與低壓 著移除第三 第二導電離 内部形成梯 形成間隙壁 與低壓金屬 三光阻層於 定義第一圖 晶體上方’ 電質層與第 面暴露出。 於高壓金屬 金屬氧化半 光阻層。最 子區域上方 除第二光阻 成第二介電 導體基底上 導體電晶體 低壓金屬氧 為罩幕，蝕 層與梯度摻 幕，植入第 度摻雜區域 底内部，接 多晶石夕層與 5-4圖式簡單說明： 第一A圖與第一B圖係一 體電晶體。 習知高壓與低壓金屬氧化半導 第二Α圖與第二Β圖係本發明 氧化半導體電晶體之各步驟的動 構與場氧化層之形成。 實施例中高壓與低壓金屬 作示意圖，其包含閘極結 第三A圖與第三B係本發明 化半導體電晶體之各步驟的動 壁與半導體基底上方二氧化碎 第四A圖與第四B係本發明 實施例中高壓與低壓金屬氧 作示意圖，其包含閘極間隙 之形成。 實施例中高壓與低壓金屬氧 434707 五、發明說明（5) 化半導體電晶體之各步驟的動作示意圖，其包含第三光阻 層之形成。 第五A圖與第五B係本發明實施例中高壓與低壓金屬氧 化半導體電晶體之各步驟的動作示意圖，其包含源/汲極 、金屬矽化物與接觸窗之形成。 主要部分之代表符號： 100半導體基底 1 2 0場氧化層 140多晶矽層 1 6 0 梯形摻雜區 180 源/汲極 2 0 0 氮化矽層 10半導體基底 1 2場氧化層 1 4多晶矽層 1 6 氮化石夕層 18B第二光阻層 20A第一導電離子 2 0 N型梯形摻雜區 2 2閘極之閒隙壁 2 4二氧化矽層 26A、26B第三光阻層 28 N+塱源/汲極區

件 元 的 同 相 成體 形晶 ，電 中體 例導 施半 實化 一氧 的屬 明金 發壓 本低 明與 說體 是晶 圖電 體 顯不，晶片提供半 金屬氧化半導體電 6接著，形成複數 場氧化層用以隔離 片送入氧化爐管内 度約在1 0 0到2 5 0埃 氧化矽將作為半導 著以低壓化學氣相 閘氧化層上，以埶 鱗或神，摻入剛沉 。形成氮化砍層1 6 500埃。緊接著， 且第一光阻層用以 434707 五、發明說明（6) 3 0金屬矽化物 32A、32B内金屬介電層 3 4接觸窗 第二A圖與第二B圖 半導體基底定義為高壓 氧化半導體電晶體區域 半導體基底上方1〇，兩 體電晶體。然後，將晶 將表面上的矽氧化成厚 顯示於圖中），這層二 化層（gate oxide)。接 約3000埃的多晶矽14在 入的方式，將高濃度的 ，以降低閘極的電阻率 構上方，其該厚度約為 將晶片經過微影製程， 第10頁 導體基底10，其 晶體與低壓金屬 個場氧化層1 2於 該金屬氧化半導 ’以乾式氧化法 的二氧化矽（未 體電晶體的閘氧 沉積法沉積厚度 擴散法或離子植 積的多晶矽層裡 於多晶矽層1 4結 疋義閉極區域， 定義高壓與低壓 434707 五'發明說明α) Ϊ屬體電晶體之閘極位置β然後將晶片送入蝕刻 ^ ,,Ζ ,未有光阻保護的氮化矽層16、多晶矽層14與 閘氧層加以去除，以形成閘極結構。再著，形成 光 阻層18Β於低壓金屬氧化半導體電晶體區 利用第二光阻層為硬軍幕植入第一導 於南、金屬氧化半導體電晶體之半導體基底1 0内部，即形 成一梯度摻雜區域2 〇於高壓金屬氧化半導體電晶體之半導 體基底1 〇内4。其多晶石夕層1 4上方的氮化;ε夕層1 6用以防止 Ν型梯度摻雜的穿透效應。 第三Α圖與第三β圖顯示，移除該低壓金屬氧化半導體 電晶體其半導體基底上方之第二光阻層18B。接著，利用 低壓化學氣相沉積法（LPCVD)沉積一層二氧化矽（si丨ic〇n dioxide)在晶片上，其厚度約1〇〇〇到2〇〇〇埃。接著，利用 非等向性蝕刻方式將二氧化矽蝕刻，形成閘極〗4側壁上的 間隙壁22。再者，以熱氧化法形成一層二氧化矽層24於高 壓與低壓金屬氧化半導體電晶體之半導體基底上方。 >第四A圖與第四b圖顯示，形成第三光阻層26A與26B於 尚壓與低壓金屬氧化半導體電晶體上方，分別定義第一圖 案與第二圖案於高壓與低壓金屬氧化半導體電晶體上方。 接著，第五A圖與第五β圖顯示，利用該第三光阻層26A與 2 6 B為罩幕，蝕刻部分氮化矽層丨6與二氧化矽2 4層直至該 多晶石夕層16與N型梯度摻雜區域2〇的上表面暴露出。再者

第11頁 434707 五、發明說明（8) ’利用該第三光阻層26 A與26B為罩幕，植入第二導電離子 於高壓金屬氧化半導體電晶體之N型梯度摻雜區域2〇内部 與低壓金屬乳化半導體電晶體之半導體基底内部，以形 成半導體電晶體之源/没極，其第二導電離子是以災^離 子表示之。著’移除該第三光阻層。然後， 以磁控直流濺度方式沉積， 其厚度約20ϋΙτί 〇〇〇埃，接著利用高溫，將部分沉積的鈦 膜與高壓與低壓金屬氧化半導體電晶體之半導體汲/源極 28上的石夕及閘極14上的多晶矽反應，形成鈦化矽，而未參 與反應或反應後所剩餘的鈦，以濕蝕刻方式加以去除，在 閘極與源/汲極28三極表面上留下金屬矽化物，即鈦化矽 二用以作為接觸金屬化製程。最後，利用電漿助長型化學 氣相沉積（CVD)沉積—層内金屬介電層32Α與32Β，接著以 微影與蝕刻的製程定義出高壓與低壓金屬氧化半導體電晶 體接觸窗30的位置。 …以上所述僅為本發明之較佳實施例而已，並非用以限 二=發明之申請專利範圍；凡其它未脫離本發明所揭示之 神下所完成之等效改變或修飾應包含在 專利範圍内。 . 甲明

第12頁

Claims (1)

1. 4347〇7 六、申請專利範圍 1· 一種半導體元件之製造方法，至少包括： 提供一半導體基底，其該半導體基底係定義有一高壓 與一低壓金屬氧化半導體電晶體區域； 一 形成複數個場氧化層於該半導體基底上方，其該一場 ，化層係置於另一場氧化層之一側，用以隔離該金屬氧化 半導體電晶體； 沉積一多晶矽層於該高壓與低壓金屬氧化半導體電晶 體之半導體基底上方； 沉積一第一介電質層於該多晶矽層上方； ，成一，阻層於該第一介電質層上方，且該光阻層係 置以疋義一尚壓與一低壓金屬氧化半導體電晶體之閘極位 導體：ί一第二光阻層於低壓金屬氧化半導體電晶體之半 =基底亡方，利用該第二光阻層為硬罩幕植入 即形：氧化半導體電晶體之半導體基底内部’ 導體於該高壓金屬氧化半導體電晶體之半 之該金厲氧化半導趙電晶體其半導雜基底上* 形成二間隙壁於該閘極結構兩側； 電曰：成一第二介電質層於該高壓與低壓金屬氧化半導體 €曰日體之半導體基底上方； ^化牛導體 晶體：ί於阻層於高屋與低塵金屬氧化半導體電 體上方，其係该分別定義一第一圖案與一第二圖；= 1 第13頁 4347 0 7 六、申請專利範圍 壓與低壓金屬氧化半導體電晶體上方； 利用該第三光阻層為罩幕，蝕刻部分該第一介電質層 與第二介電質層直至該多晶矽層與該梯度摻雜區之上表面 暴露出； 利用該第三光阻層為罩幕，植入第二導電離子於該高 壓金屬氧化半導體電晶體之梯度摻雜區域内部與低壓金屬 氧化半導體電晶體之半導體基底内部； 移除該第三光阻層；及 形成一金屬矽化物於該多晶矽層與該第二導電離子區 域上方。 2. 如申請專利範圍第1項之方法，其中上述之第一介電質 層至少包含氣化破層。 3. 如申請專利範圍第1項之方法，其中上述之第二介電質 層至少包含二氧化梦層。 4. 如申請專利範圍第1項之方法，其中上述之第一導電離 子係為Ν型離子。 5. 如申請專利範圍第1項之方法，其中上述之第一導電離 子係形成梯形摻雜區域，且該梯形摻雜區域只形成於高壓 金屬氧化半導體電晶體之半導體基底内部。

   第14頁 六、申請專利範圍 6.如申請專利範圍第1項之方法，其中上述之第二導電離 子係為Ν+型離子。 7. 如申請專利範圍第1項之方法，其中上述之第三光阻層 所形成之第一圖案係定義為高壓金屬氧化半導體電晶體自 我對準金屬石夕化物製程。 8. 如申請專利範圍第1項之方法，其中上述之第三光阻層 所形成之第二圖案係定義為低壓金屬氧化半導體電晶體自 我對準金屬矽化物製程。 9，如申請專利範圍第1項所述之方法，其中上述之金屬矽 化物，其由濺度方式沉積鈦膜，其鈦膜與上述之該半導體 基底反應，形成鈦化矽於高壓與低壓金屬氧化半導體電晶 體之多晶矽層與第二導電離子表面上方’並以濕蝕刻方式 除去未參予反應或反應所剩餘的软。 1 0,如申請專利範圍第1項之方法， 係盔6 Λ批准人® a & π制 其中上述之金屬石夕化物 係為自我對準金屬矽化物製程。 其中上述之閘極至少包 11.如申請專利範圍第1項之方法 含多晶石夕層。

   第15頁 434707., 六、申請專利範固 1 2.如申請專利範圍第1項之方法， 層其厚度約為5。。埃。 上这之第-介電質 13·如申請專利範圍第】項之方法，其中上述之第二 層係為熱氧化法所製得。 電質 14. 一種半導體元件之製造方法，至少包括： ，供二石夕底材，其該石夕底材係定義為—高壓與 金屬氧化半導體電晶體區域； -墨 形成複數個場氧化層於該矽底材上方，其該一 :係置於另-場氧化層之—側，肖以隔 = 體電晶體； 辑礼化+導 沉積一多晶矽層於該高壓與低壓金屬 體之半導體基底上方； 約礼化牛等體電曰日 沉積一氮化矽層於該多晶矽層上方； 定A = ί:f於该氮化矽層上方’且該光阻層係用以 疋義二兩壓一低壓金屬氧化半導體電晶體之閘極位置； 麻一ft光阻層於低壓金屬氧化半導體電晶體之矽 底材上方，利用該第二光阻層為硬罩幕植入第一導電離子 於該高壓金屬氧化半導體電晶體丰導 士、 M ^ ώ * 〒祖电日日罷之牛等體基底内部，即形 成一 N么梯度摻雜區於該高壓金屬惫 底材内部； /问歷隹屬軋化丰導體電晶體之矽 移除該低壓金屬衰^卜主a — 第二光阻層；屬聽+導體電晶體其⑪底材上方之該

   第16頁 4347 Q7 六、申請專利範圍 形成二 利用熱 屬氧化半導 形成於 晶體上方， 壓與低壓金 利用該 與第二介電 表面暴露出 利用該 屬氧化半導 氧化半導體 間隙壁於該閘極 氧化法，形成一 體電晶體之石夕底 第三光阻層於 其係該分別定義 屬氧化半導體電 第三光阻層為罩 質層直至該多晶 * 第三光阻層為罩 體電晶體之Ν型 電晶體之妙底材 結構兩側； 氮化矽層於該高壓與該低壓金 材上方； 南壓與低壓金屬氧化半導體電 —第一圖案與—第二圖案於高 晶體上方； 幕，蝕刻部分該第一介電質層 矽層與該Ν型梯度摻雜區之上 幕，植入Ν+型離子於該高壓金 梯度摻雜區域内部與低壓金屬 内部，用以形成源/汲極區域 移除該第三光阻層； 形成一金屬矽化物於該多晶矽層與該…型離子區域表 面上方，用以作為接觸金屬化製程；及 形成一内金屬介電層（inter-metal dielectrics)， 形成於該石夕底材表面上方’其該閘極與源/汲極擴散區之 間飯刻出複數個接觸窗（c 0 n t a c t)。 1 5.如申請專利範圍第14項之方法，其中上述之閘極與源/ 汲極摻雜之離子濃度高於梯度摻雜之離子濃度。 434707 六、申請專利範圍 16. 如申請專利範圍第1 4項之方法，其中上述之内金屬介 電層至少包含氧化矽層。 17. 如申請專利範圍第1 6項之方法，其中上述之内金屬介 電層是採用化學氣相沉積法（CVD)形成。 18. 如申請專利範圍第1 4項所述之方法，其中上述之金屬 石夕化物至少包含鈥金屬。 19. 如申請專利範圍第1 4項所述之方法，其中上述之金屬 石夕化物至少包含姑金屬。 20. 如申請專利範圍第1 4項之^^^1，其中上述之第三光阻 層所形成之第一圖案係定義為高壓金屬氧化半導體電晶體 自我對準金屬矽化物製程。 21. 如申請專利範圍第1 4項之方法，其中上述之第三光阻 層所形成之第二圖案係定義為低壓金屬氧化半導體電晶體 自我對準金屬矽化物製程。 22. 如申請專利範圍第1 4項之方法，其中上述之第一介電 質層其厚度約為5 0 0埃。

   第18頁