TW386283B - A method of manufacturing the buried contact of an SRAM cell - Google Patents
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Description
2872twf.doc/006 A7 B7 五、發明説明（/ ) 本發明是有關於一種靜態隨機存取記憶體（static Random Access Memory ; SRAM)的製造方法，且特別是 有關於一種SRAM中埋入式接觸窗（Buried Contact)的製 造方法。 由於SRAM是所有半導體記憶體中速度最快者，因此 可應用範圍極廣，例如作爲電腦資料之快取等。目前SRAM 已廣泛應用於迷你電腦、微處理器系統等一類的數位設備 中。 SRAM的結構基本上可區分爲記憶胞（Memory Cell) 區和週邊電路（Periphery Circuit)區。其中記憶胞區的單 一記憶胞如第1圖所示，其作用是用來儲存資料；而週邊 電路區則是爲一些位址解碼器（Address Decoder)用來將 記憶胞區的記憶胞之位址加以解碼’以及一些與記憶體操 作相關的電路。 以典型的SRAM而言，較普遍的單一記憶細胞電路結 構如第1圖所示。 請參照第1圖，典型SRAM的記憶胞係由電阻（或阻 抗元件）心和R2，以及金氧半（M0S)電晶體Τι、丁2、丁3 和T4所構成。其中電阻心與MOS電晶體T!串聯’而MOS 電晶體几的汲極（Drain)與源極（Source)兩端點分別親 接於電壓源VDD與接地線Vss;同理電阻R2與MOS電晶體 T2串聯，而MOS電晶體丁2的汲極與源極兩端點亦分別耦 接於上述之電壓源VDD與接地線Vss。 此外，在節點A處，係分別連接有MOS電晶體丁2的 本紙張尺度適用中圔困家梂準（CNS >A4规格（2丨0X297公漦> 1 . 訂-----1(^ 1 -(錆先閲讀背面之注意事項再填寫本頁) 經濟部中央梯率局貝工消费合作社印裝 2872twf.doc/006 A7 B7 五、.發明説明（：！） 閘極’以及MOS電晶體乃和MOS電晶體了3的汲極；同 理在節點B上，亦分別連接有該MOS電晶體T,的閘極， 以及MOS電晶體丁2和MOS電晶體T4的汲極。至於MOS 電晶體Τ3與Τ4的閘極則皆耦接至字元線（Word Line)WL， 而MOS電晶體心與T4的源極則分別耦接至位元線（Bit Line) BL與互補位元線五!7。其中，電晶體A與電晶體T2 是當作驅動器（Driver)之用，而電晶體Τ3與電晶體丁4則 是當作存取電晶體，以作SRAM的資料存取（Access)之 用，而電阻心與R2則是作負載（Load)之用。 —般而言，舊式SRAM中的接觸窗結構，大部份是形 成在源極/汲極區之上，但對於某些需要高積集度 (Integrity)的積體電路而言，這種接觸窗的作法就顯得 非常不適用。因此，一種適用於局部內連線（Local Interconnects)的埋入式接觸窗便因應而生》埋入式接觸窗 可減少晶片的使用面積，例如應用在SRAM上時，可減少 約25%的使用面積。因此，埋入式接觸窗的製作在高密度 產品上具有極高的效益。 典型埋入式接觸窗的形成方法，是在預定之埋入式接 觸窗區上沈積一層摻雜的多晶矽層，並且再經過加熱程 序。埋入式接觸窗區中的摻雜，可經由摻雜的多晶矽層中 的摻質擴散進入矽基底內。摻雜的多晶矽層可以保留在埋 入式接觸窗區上，做爲埋入式接觸窗區與導線的接觸之 用。假如在進行多晶矽層的蝕刻時發生對準失誤 (Misalignment)，會使在埋入式接觸窗區內之部份的基 本紙張尺度適用中國國家標準（CNS ) A4ft#· ( 210X297公釐） --------------IT------c (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標率局貝工消费合作社印聚 經漪部中央樣準局貝工消費合作社印掣 2872twf.d〇c/006 A7 ---τ._ 五、發明説明（彡） 、 底暴露出來。在多晶矽層過蝕刻（Over Etch)後，會形成 埋入式接觸窗溝渠（Trench)。此埋入式接觸窗溝渠會干 擾電晶體電流路徑（Current Flow Path)，進而引起元件的 失效。 爲了淸楚起見，以下敘述習知之SRAM中埋入式接觸 窗的製程。 第2A圖至第2G圖係繪示傳統式SRAM中埋入式接觸 窗之製造流程的剖面示意圖。 首先請參照第2A圖，提供一半導體基底200，其上已 形成一元件隔離結構，例如淺溝渠隔離區（STI) 202。之 後，於半導體基底200表面上形成一層閘極氧化層204， 再於閘極氧化層204上沈積一層導電層206，例如多晶矽 靥。接著，定義導電層206和閘極氧化層204，在淺溝渠 隔離區202，以及導電層206和閘極氧化層204之間，暴 露出半導體基底200中欲形成埋入式接觸窗區的表面 207。 請參照第2B圖，進行離子植入（Ion Implantation)程 序，亦即在欲形成埋入式接觸窗區的半導體基底200中， 進行離子植入（如圖中之箭號210所示），隨後再經傳統 的回火（Annealing)而形成N+濃離子摻雜區2〇8。 請參照第2C圖，在半導體基底200上形成沈積一層導 電層216，例如多晶矽層。之後，再於導電層216的表面 上形成一層金屬矽化物層212,用以降低埋入式接觸窗區 之N+濃離子摻雜區208和導線之間的電阻値。金屬矽化物 本紙張尺度適用中國困家搞準（CNS ) A4現格（210X297公釐） τ ITl/w (請先閲讀背面之注意事項再填寫本頁) 2872twf.doc/006 A7 B7 五、發明説明（¥ ) 層212例如爲矽化鎢（WSix)，較佳爲使用化學氣相沉積 法（CVD) '濺鍍（Sputtering)或物理氣相沉積法（PVD)。 (請先閱讀背面之注意事項再填寫本I) 請參照第2D圖，進行閘極的定義，亦即在金屬矽化物 層212的表面上提供一光阻罩幕（圖中未顯示），並且對 多層堆叠中的各個層，即金靥矽化物層212、導電層216 和導電層206進行蝕刻，而形成閘極堆叠層217，以及與 N+濃離子摻雜區208電性耦接的導線層227。 C. 但是，在習知方法的此一定義閘極的步驟中，由於N+ 濃離子摻雜區2〇8和導電層216和導電層206的材質相 同，如果發生對準失誤的狀況時，則會在埋入式接觸窗區 之N+濃離子摻雜區208中形成溝渠209，而溝渠209的大 小則端視過蝕刻的程度而定。較淺的溝渠209會導致埋入 式接觸窗區之N+濃離子摻雜區208的截面積減小，因而引 起電阻的上升；而較深的溝渠209甚至會造成埋入式接觸 窗區之N+濃離子摻雜區208與後續形成的源極/汲極區之 間的斷路。 經濟部中央標準局貝工消费合作社印掣 請參照第2E圖，進行離子植入程序，亦即以閘極堆疊 層217,以及與N+濃離子摻雜區208電性耦接的導線層227 爲罩幕，暴露出半導體基底200中欲形成源極/汲極區的表 面237，進行離子植入（如圖中之箭號220所示），隨後 再經傳統的回火而形成N_淡離子摻雜區218，用以做爲源 極/汲極區。 請參照第2F圖，在半導體基底200上沈積一層絕緣 層，且覆蓋閘極堆叠層217、導線層227和N_淡離子摻雜 本紙張X度適用中困國家梯準（CNS 规格（2丨0X297公釐） > 2872twf.doc/006 A7 B7 經濟部中央標準局貝工消费合作社印掣 五、發明説明（（） 區218。接著，對絕緣層進行非等向性蝕刻之後，在閘極 堆叠層217和導線層227的側壁上形成間隙壁（Spacer) 224，此間隙壁224覆蓋部份的淡離子摻雜區218，可用 以做爲後續形成淺摻雜汲極（Lightly Doped Drain ; LDD) 結構中之濃摻雜區的罩幕。 請參照第2G圖，對半導體基底200中的源極/汲極區 進行離子植入程序，亦即對N·淡離子摻雜區218進行高摻 質濃度的離子植入（如圖中之箭號230所示），並且經回 火的步驟，而形成具Ν_淡離子摻雜區218和Ν+淡離子摻雜 區228之淺摻雜汲極（LDD)結構的源極/汲極區。此步驟 例如是利用間隙壁224遮蔽部分離子植入的強度，而產生 不同摻質濃度的區域。如此，即完成SRAM中埋入式接觸 窗的製程。 綜上所述，習知之SRAM中埋入式接觸窗的製造方， 在進行閘極堆疊層217和導線層227的定義時，極易因爲 對準失誤而導致在埋入式接觸窗區之N+濃離子摻雜區208 中形成溝渠209，而溝渠209的大小則端視過蝕刻的程度 而定。當過蝕刻的程度較小時，溝渠209的存在會導致埋 入式接觸窗區之N+濃離子摻雜區208的截面積減小，因而 引起電阻的上升。當過蝕刻的程度較大時，則溝渠209甚 至會造成埋入式接觸窗區之N+濃離子摻雜區208與後續形 成的源極/汲極區之間的斷路，而導致整個元件的失效。 有鑑於此，本發明的主要目的就是在提供一種有效的 SRAM中埋入式接觸窗的製造方法，除了可以避免因爲對 本紙張尺度適用中Η國家標率（CNS ) Μ規格（210X297公釐} (請先閱讀背面之注f項再填寫本頁) %?
T 4 2872twf.doc/006 A7 B7__ 五、發明説明（g) 準失誤而造成於埋入式接觸窗中形成溝渠之外，並且可以 降低埋入式接觸窗與導線區之間接觸的電阻値。 根據本發明的主要目的，提出一種SRAM中埋入式接 觸窗的製造方法，包括：提供具有一元件隔離結構的基底， 並於基底上依序形成閘極氧化層、多晶矽層和犧牲層。其 次’進行定義，直到暴露出基底中欲形成埋入式接觸窗區 的表面，接著再進行離子植入，使埋入式接觸窗區成爲濃 摻雜區。之後，以自行對準金屬矽化物製程在基底上形成 一金屬矽化物層，且至少覆蓋埋入式接觸窗區的表面。接 著，移除未反應的金靥層和犧牲層，再於基底上形成多晶 矽層和矽化鎢層，並且經定義後而形成一導線層和一閘極 堆疊層。在導線層和閘極堆叠層之間的基底中，暴露出欲 形成一源極/汲極區的表面，且導線層與金屬矽化物層電性 耦接。然後，進行離子植入，在源極/汲極區的表面下的基 底中形成淡摻雜區。接著，於導線層和閘極堆鲞層的側壁 上形成間隙壁，並以此間隙壁爲罩幕而進行離子植入之 後，在基底中形成另一濃摻雜區，其中此濃摻雜區和淡摻 雜區構成源極/汲極區。 爲讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳 細說明如下： 圖式之簡單說明： 第1圖係顯示一種典型的SRAM之單一記憶胞的電路 結構圖； 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公麓） --------—裝------訂-----1/W -(讀先閲讀背面之注$項再填寫本頁) 經濟部中央標率局貝工消费合作社印掣 2872twf.doc/006 A7 B7 五、發明説明（”） 第2A圖至第2G圖係繪示傳統式SRAM中埋入式接觸 窗之製造流程的剖面示意圖；以及 第3A圖至第31圖係繪示根據本發明之一較佳實施 例，一種SRAM中埋入式接觸窗之製造流程的剖面示意 圖。 圖式之標記說明： R, ' R2 電阻 T,、T2、T3、T4 MOS 電晶體 V DD 電壓源 Vss接地線 WL 字元線 BL 位元線 ΒΓ 互補位元線 A, B 節點 200, 300 基底 202, 302 淺溝渠隔離區 204, 304 閘極氧化層 206, 216, 306, 316 導電層 經濟部中央摞隼扃貝4消费合作社印家 '(請先閱讀背面之注意事項再填寫本頁) 207, 307 埋入式接觸窗區的表面 208, 228, 308, 328 濃離子摻雜區 209 溝渠 210, 220, 230, 310, 320, 330 離子植入 212, 312, 322a 金屬矽化物層 217, 317a 閘極堆叠層 本紙張尺度適用中國國家標準（CNS ) Μ说格（210X297公釐} 2872twf.doc/006 ____ B7 五、發明説明（泠） 218,318 淡離子摻雜區 224, 324 間隙壁 227, 327 導線層 237, 337 源極/汲極區的表面 314 犧牲層 317 堆#結構 322 金屬層 實施例 第3Α圖至第31圖係繪示根據本發明之一較佳實施 例，一種SRAM中埋入式接觸窗之製造流程的剖面示意 圖。 經濟部中央標準局貝工消費合作社印架 (讀先Μ讀背面之注意事項再填寫本頁) 首先請參照第3A圖，提供一半導體基底3〇〇，其上已 形成一兀件隔離結構，例如淺溝渠隔離區（STI) 302。之 後’於半導體基底300表面上形成〜層閘極氧化層3〇4， 例如以熱氧化法形成的氧化矽層，其厚度約爲4〇埃至35〇 埃之間，再於閘極氧化層304上沈稹一層導電層306，例 如厚度約爲300埃至600埃之間的多晶矽層，然後於導電 層306形成一層犧牲層314 ’例如厚度約爲1〇〇埃至3〇〇 埃之間的氧化矽層。 接著，定義犧牲層314、導電層306'和閘極氧化層304， 例如以乾式蝕刻法，在淺溝渠隔離區302，以及由犧牲層 314、導電層306和閘極氧化層3〇4所構成的堆叠結構317 之間，暴露出半導體基底300中欲形成埋入式接觸窗區的 表面307。 本紙張尺度適用中國國家揉準（CNS > Α4此格（2丨0X297公釐） 2872twf.doc/006 A 7 五、發明説明（7 ) 請參照第3B圖，進行離子植入程序，亦即在欲形成埋 入式接觸窗區的半導體基底300中，進行離子植入（如圖 中之箭號310所示），此步驟例如是以磷（P31)做爲摻雜 離子，離子植入的能量約爲l〇KeV至lOOKeV之間，離子 植入的劑量約爲 1.〇χ1〇14 atoms/cm2 至 5.0xl015 atoms/cm2 之間，隨後再經傳統的回火而形成N+濃離子摻雜區308。 請參照第3C圖，利用自行對準金屬矽化物（Self-aligned Silicide; Salicide)製程在整個在半導體基底300 上形成沈積一層毯覆式（Blanket)的金屬層322，此自行 對準矽化物製程較佳是以物理氣相沉積法或化學氣相沉積 法，在整個半導體基底300上沈積一層厚度約爲300埃至 1〇〇〇埃之間的鈦、鉑或鈷等金屬，並且進行後續之熱處理 步驟。 經濟部中央標準局貝工消费合作社印^ (請先閲讀背面之注f項再填寫本頁) 請參照第3D圖，因爲自行對準金靥矽化物製程涉及高 溫的矽化步驟，所以將晶片快速升溫至約700°C，進行快 速加熱製程（Rapid Thermal Process;RTP)’使金屬層 322 ’ 例如鈦金屬，和矽基底300接觸的部分，即N+濃離子摻雜 區308的表面，進行反應而生成金屬矽化物層322a，例如 矽化鈦（TiSix)，而未與矽基底300接觸的部分，則仍維 持爲金屬層322。之後，以濕蝕刻的方式將未參與反應的 金屬層322 (例如鈦金屬）去除，並且將做爲保護導電層 306表面之用的犧牲層314加以去除。 請參照第3E圖，在半導體基底300上形成一層導電層 316，例如以低壓化學氣相沉積法（LPCVD)沈積之多晶 本紙張尺度遢用中國國家揉準（CNS ) A4規格（2丨0X297公釐） 經濟部中央梂準局員工消费合作社印掣 2872twf,doc/006 __B7_ 五、發明説明（/£?) 矽層，其厚度約爲1000埃至4000埃之間。之後，再於導 電層316的表面上形成一層金屬矽化物層312，用以降低 埋入式接觸窗區之N+漉離子摻雜區308和導線之間的電阻 値。金屬矽化物層312較佳爲矽化鎢（WSix)，其厚度約 爲1500埃，較佳爲使用化學氣相沉積法（CVD)、濺鍍或 物理氣相沉積法（PVD)。 請參照第3F圖，進行閘極的定義，亦即在金屬矽化物 層312的表面上提供一光阻罩幕（圖中未顯示），並且對 多層堆疊中的各個層，即金屬矽化物層312、導電層316 和導電層306進行蝕刻，例如以反應性離子蝕刻法（RIE)， 而形成閘極堆疊層3 17a，以及與N+濃離子摻雜區308上的 金屬矽化物層322a電性耦接的導線層327。 雖然N+濃離子摻雜區308與導電層316和導電層306 的材質相同（均爲矽所組成），但是本發明在埋入式接觸 窗區之N+濃離子摻雜區308表面上，覆蓋一層金屬矽化物 餍322a，此金屬矽化物層322a除了可以降低導線區與埋 入式接觸窗區之N+濃離子摻雜區308間的接觸電阻之外， 還可以做爲定義閘極堆鲞層317a和導線層327時的罩幕， 因此可避免因對準失誤與後續過蝕刻而在N+濃離子摻雜 區308中形成如習知之溝渠，進而使埋入式接觸窗區之N+ 濃離子摻雜區308的截面積減小，而引起電阻的上升，甚 至造成埋入式接觸窗區之N+濃離子摻雜區與後續形成的 源極/汲極區之間的斷路。 請參照第3G圖，進行離子植入程序’亦即以閘極堆疊 本紙張尺度適用中國國家標隼（CNS ) A4规格（210X297公釐} ；--------------^------ (讀先閲讀背面之注$項再填寫本頁) 2872twf.doc/006 A7 _____ B7 五、發明説明（丨丨〉 層317a，以及與N+濃離子摻雜區308電性耦接的導線層 327爲罩幕，暴露出半導體基底300中欲形成源極/汲極區 的表面337，進行離子植入（如圖中之箭號320所示）， 此步驟例如是以磷（P31)做爲摻雜離子，離子植入的能量 約爲lOKeV至lOOKeV之間，離子植入的劑量約爲l.OxlO13 atoms/cm2至5.0xl014 atoms/cm2之間。隨後，再經傳統的 回火而形成N_淡離子摻雜區318，用以做爲源極/汲極區。 請參照第3H圖，在半導體基底300上沈積一層毯覆式 絕緣層，例如以化學氣相沈稹法形成的矽酸四乙酯 (Tetra-ethyl-ortho-silicate ; TEOS)層，其厚度約爲 4000 埃至6000埃之間，且覆蓋閘極堆疊層317a、導線層327、 部份N+淡離子摻雜區308的表面和N_淡離子摻雜區318 的表面。接著，對絕緣層進行非等向性蝕刻後，在閘極堆 曼層317a和導線層327的側壁上形成間隙壁324，此間隙 壁324至少覆蓋部份的N_淡離子摻雜區318，可用以做爲 後續形成淺摻雜汲極（LDD)結構中之濃摻雜區的罩幕。 經濟部中戎摞準扃貝工消费合作社印絮 (請先閲讀背面之注意事項再填寫本頁) i 請參照第31圖，對半導體基底300中的源極/汲極區進 行離子植入程序，亦即對N_淡離子摻雜區318進行高摻質 濃度的離子植入（如圖中之箭號330所示），並且經回火 的步驟，而形成具N·淡離子摻雜區318和N+淡離子摻雜區 328之淺摻雜汲極（LDD)結構的源極/汲極區。此步驟例 如是利用間隙壁324遮蔽部分離子植入的強度，而產生不 同摻質濃度的區域。此步驟較佳的是以砷（As75)做爲摻 雜離子，離子植入的能量約爲50KeV至lOOKeV之間，離 本紙張尺度適和中國®家橾率（CNS ) Λ4%格（2丨0X297公釐} 經濟部中央標芈局貝工消費合作社印製 2872twf.doc/〇〇6 A 7 _B7 五、發明説明（A) 子植入的劑量約爲 1χ1〇14 atoms/cm2 至 5xl015 atoms/cm2 之間。如此一來，即完成SRAM中埋入式接觸窗的製程。 接著再進行後續SRAM的製程，由於此部份非關本$ 明，在此不多做贅述。 綜上所述，本發明的特徵在於： 1. 本發明在埋入式接觸窗區之N+濃離子摻雜區的表 面上，覆蓋一層金屬矽化物層，此金屬矽化物層可以做爲 定義閘極堆疊層和導線層時的罩幕，可避免因對準失誤與 後續過蝕刻，而在N+濃離子摻雜區中形成如習知製程中的 溝渠，進而使埋入式接觸窗區之N+濃離子摻雜區的截面積 減小，而引起電阻的上升，甚至造成埋入式接觸窗區之N+ 濃離子摻雜區與後續形成的源極/汲極區之間的斷路。 2. 本發明在埋入式接觸窗區之N+濃離子摻雜區的表 面上，覆蓋一層金屬矽化物層，此金屬矽化物層可以降低 導線區和埋入式接觸窗區之N+濃離子摻雜區之間的接觸 電阻。 3. 本發明的製程均與現有的製程相容，極適合廠商的 生產安排。 雖然本發明已以一較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之精 神和範圍內，當可作各種之更動與潤飾，因此本發明之保 護範圍當視後附之申請專利範圍所界定者爲準。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） :--------------IT------c (讀先閲讀背面之注項再填寫本頁)
Claims (1)
- 2872twf.doc/006 A8 B8 C8 D8 六、申請專利範圍 1. 一種SRAM中埋入式接觸窗的製造方法，包括下列 步驟： 提供第一導電型的一基底，該基底具有〜元件隔離結 Λ\^.-- (請先閲讀背面之注意Ϋ項再填寫本育) 稱， 於該基底上依序形成一氧化層、一第一導電層和一犧 牲層； 定義該氧化層、該第一導電層和該犧牲層，直到暴露 出該基底中欲形成埋入式接觸窗區的一第一表面； 進行一第一離子植入步驟，在該第一表面下的該基底 中形成第二導電型的一第一濃摻雜區； 在該基底上形成一金屬層，且至少覆蓋該第一表面； 進行一熱處理步驟，使該第一表面上的該金屬層形成 一金屬矽化物層； '移除未反應的該金屬層和該犧牲層； 在該基底上依序形成一第二導電層和一第三導電層； 以及 經濟部中央揉準局貝工消费合作社印簟 定義該第二導電層和該第三導電層，形成一導線層和 .一閘極堆叠層，且在該導線層和該閘極堆叠層之間的該基 底中，暴露出欲形成一源極/汲極區的一第二表面，其中該 導線層與該金屬矽化物層電性耦接》 2. 如申請專利範圍第1項所述之SRAM中埋入式接觸 窗的製造方法，其中該第一導電層包括多晶矽層。 3. 如申請專利範圍第1項所述之SRAM中埋入式接觸 窗的製造方法，其中該犧牲層包括氧化矽層。 本紙張尺度適用中國國家#卒（CNS > Α4规格（2丨0Χ297公釐） 2872twf.doc/006 該金靥層和該犧牲層& A8 B8 C8 D8 六、申請專利範固 ^ -- _4削如出申請專利範圍第1項所述hRAM中埋入式接觸 窗的製匕方法，其中定義該氧化層、該第一導電層和該犧 牲層的方法包括乾式蝕刻法》 5. 如申請_翻第】麵岭中埋人式麵 窗的製造方法，其中該第—離子植λ步驟係以碟（p3,)做 爲慘雜離子，離子植人的能量_ 1QKeV至眶以之 間，離子植入的劑量約爲i.WOM at〇ms/cm2至5 〇χ1〇15 atoms/cm2之間，且該第一離子植入步驟完成後，再進行一 回火步驟。 6. 如申請專利範圍第1項所述之SRAM中埋入式接觸 窗的製造方法，其中該金屬層包括鈦、鉑和鈷其中之一。 7·如申請專利範圍第1項所述之！SRAM中埋入式接觸 窗的製造方法，其中該金屬矽化物層包括矽化鈦層β 8. 如申請專利範圍第1項所述p SRAM中埋入式接浑 窗的製造方法，其中移除未反應的 方法包括濕式蝕刻法。 9. 如申請專利範圍第1項所述& SRAM中埋入式接角 窗的製造方法，其中該第二導電層包括多晶矽層。 10. 如申請專利範圍第1項所述之SRAM中埋入式接角 窗的製造方法，其中該第三導電層包括矽化鎢層。 Π.如申請專利範圍第1項所述之SRAM中埋入式接角 窗的製造方法，其中定義該第二導電層和該第三導電層白 方法包括反應性離子蝕刻法。 12·如申請專利範圍第1項所述之SRAM中埋入式接角 本紙張尺度逍用中國«家操率（CNS )八4規格（210X25»7公釐） -------------IT-----zk (請先聞讀背面之注意事項再填寫本頁) 經濟部中央梂準局貝工消费合作社印裂 2872twf.doc/006 A8 B8 C8 D8 六、申請專利範圍 窗的製造方法，更包括： 進行一第二離子植入步驟，在該第二表面下的該基底 中形成第二導電型的一淡摻雜區； 於該導線層和該閘極堆餐層的側壁上形成一間隙壁； 以及 以該間隙壁爲罩幕，進行一第三離子植入步驟，在該 第二表面下的該基底中形成第二導電型的一第二濃摻雜 區’其中該淡摻雜區和該第二濃摻雜區構成該源極/汲極 區》 13. 如申請專利範圍第12項所述之SRAM中1 埋入式接 觸窗的製造方法，其中該第二離子植入步驟係以磷（^) 做爲摻雜離子，離子植入的能量約爲lOKeV至lOOKeV之 間’離子植入的劑量約爲j 〇xl〇i3 at〇ms/cm2至5.0xl014 atoms/cm2之間，且該第二離子植入步驟完成後，再進行一 回火步驟》 14. 如申請專利範圍第12項所述之SRAM中埋入式接 觸窗的製造方法’其中該間隙壁的材質包括矽酸四乙酯。 15. 如申請專利範圍第I2項所述之SRAM中埋入式接 觸窗的製造方法，其中該第三離子植入步驟係以碑（Μ) 做爲摻雜離子，離子植人的能量_ 5QKeV至⑽—之 間，離子植入的劑量約爲lxiQl4 atoms/cm2 辛 5x1015 atoms/cm2之間，且該第三離子植入 占, „ .,. ^ 麥驟完成後，再進行一 造方法，包括下列 ------^-----tk (請'先聞讀背面之注^^項再填寫本頁) 經濟部中央標準局貝工消費合作社印裝 回火步驟 I6.—種SRAM中埋入式接觸琦的製造 本紙張尺度蠘用中困國家梯率（CNS ) A4洗格（2丨0X297公着] 2872twf.doc/006 A8 B8 C8 D8 六、申請專利範圍 步驟： 提供第一導電型的一基底，該基底具有一元件隔離結 構和一堆叠結構，該堆叠結構係由一氧化層、一第一導電 層和一犧牲層所組成； 於該元件隔離結構和該堆叠結構之間的該基底中，形 成第二導電型的一第一濃摻雜區； 於該第一濃摻雜區的表面上形成一金屬矽化物層，該 金屬矽化物層與該第一濃摻雜區電性耦接； 移除該犧牲層； 在該基底上形成一第二導電層；以及 定義該第二導電層，形成一導線層和一閘極堆叠層， 且在該導線層和該閘極堆叠層之間的該基底中，形成具有 淺摻雜汲極結構的一源極/汲極區，其中該導線層與該金屬 矽化物層電性耦接。 17. 如申請專利範圍第16項所述之SRAM中埋入式接 觸窗的製造方法，其中該第一導電層包括多晶矽層。 18. 如申請專利範圍第16項所述之SRAM中埋入式接 .觸窗的製造方法’其中形成該第〜濃摻雜區的方法包括於 該元件隔離結構和該堆叠結構之間的該基底中，進行一離 子植入步驟，而形成該第一濃摻雜區。 19. 如申請專利範圍第I8項所述之SRAM中埋入式接 觸窗的製造方法，其中該離子植入步驟係以磷（ρ31)做爲 慘雜離子’離子植入的能量約爲l〇Kev至l〇〇KeV之間， 離子植入的劑量約爲1.0x10“扣0咖/咖2至5〇xl〇i5 本纸張尺度逋用中困國家鏢率（CNS > A4规格（210X297公釐） ---------Γν^.------、tr------k „，(請先聞讀背面之注辜項存填寫本頁) 經濟部中央標準局貞工消費合作社印裝 2872twf.doc/006經濟部中央揉準局負工消費合作社印裝 六、申請專利範園 atoms/cm2之間，且該離子植入步驟完成後，再進行—回火 步驟。 20. 如申請專利範圍第16項所述之SRAM中埋入式接 觸窗的製造方法，其中形成該金屬矽化物層的方法包括： 在該基底上形成一金屬層，且至少覆蓋該第一濃摻雜 區的表面； 進行一熱處理步驟’使該第一濃摻雜區的表面上的該 金屬層形成該金屬矽化物層；以及 移除未反應的該金屬層。 21. 如申請專利範圍第20項所述之SRAM中埋入式接 觸窗的製造方法，其中該金屬層包括鈦、鉑和鈷其中之―。 22. 如申請專利範圍第16項所述之SRAM中埋入式接 觸窗的製造方法，其中該金屬矽化物層包括矽化鈦層。 23. 如申請專利範圍第16項所述^ SRAM中埋入式接 觸窗的製造方法，其中移除該犧牲層的方法包括濕式蝕刻 法。 24. 如申請專利範圍第16項所述& SRAM中埋入式接 .觸窗的製造方法，其中該第二導電層包括一多晶矽層和一 矽化鎢層。 25. 如申請專利範圍第16項所述之SRAM中埋入式接 觸窗的製造方法，其中定義該第二導電層的方法包括反應 性離子蝕刻法。 26. 如申請專利範圍第16項所述之SRAM中埋入式接 觸窗的製造方法，其中形成具有淺摻雜汲極結構的該源極/ 本紙張尺度逍用中S«家橾率（CNS ) Λ4*1格（2丨0X297公漦） •I --- — HI (妹先閲讀背面之注$項再填寫本頁) -訂 2872twf.doc/0〇6、申請專利範園 汲極區的方法包括： 於該導線層和該閘極堆叠層之間的該基底中，進行一 第一離子植入步驟，而形成第二導電型的一淡摻雜區； 於該導線層和該閘極堆叠層的側壁上形成一間隙壁； 以及 以該間隙壁爲罩幕，進行—第二雕子植入步驟，在未 被該間隙壁覆蓋的該淡摻雜區中，形成第二導電型的一第 二濃摻㈣，其巾酿__該第二__構成具有 淺慘雜汲極結構的該源極/汲極區β 27. 如申請專利範圍第26項所述之sram中埋入式接 觸窗的製造方法，其中該第—鮮植人步_以鱗（p3i) 做爲摻雜離子，離子植入的能量約爲1〇KeV至i〇〇KeV之 間，離子植入的劑量約爲UOWO丨3 at_/cm2至5 〇χΐ〇ΐ4 atomsW之間’且該第—離子植人步驟完成後，再進行— 回火步驟》 28. 如申請職龍第26麵岐sram中埋入式接 觸窗的製造方法’其中該間隙_材質包卿酸四乙醋。 29. 如甲請專利範圍第26項所述之SRAM中埋入式接 觸窗的製造方法，其中該第二離子植人步驟係以砷（As”） 做爲慘雜離子，離子植人的能量—Μ·至刚^之 間，離子植人的劑量約爲lxlQM at_w至5χΐ〇15 間’且該第二離子植人步驟完成後，再進行一 回火步驟。 3〇.-種SRAM中埋入式接觸窗的製造方法，包括下列 20 Α4洗格（210x297公釐） -- (請先聞讀背面之注$項再填寫本頁) -、1T 經濟部中央標準局舅工消費合作社印装 A8 B8 C8 D8 2872t--〇e/00( 土請專利範圍 步驟： 提供第〜導電型的一基底，該基底具有一元件隔離結 構和s堆曼結構，該堆鲞結構係由一氧化層和一第一導電 層所組成； 於該元件隔離結構和該堆疊結構之間的該基底中，形 成第^導電型的一第一濃摻雜區； 於該第〜濃摻雜區的表面上和該堆叠結構的表面上形 成'-金屬矽化物層； 在該基底上形成一第二導電層，且至少覆蓋該金屬矽 化物層；以及 定義該第二導電層，形成一導線層和一閘極堆曼層， 且在該導線層和該閘極堆疊層之間的該基底中，暴露出該 基底中欲形成—源極/汲極區的表面，其中該導線層與該金 饜矽化物層電性耦接。 31·如申請專利範圍第30項所述之SRAM中埋入式接 觸窗的製造方法，其中該第一導電層包括多晶矽層。 32. 如申請專利範圍第30項所述之SRAM中埋入式接 •觸窗的製造方法’其中形成該第一濃摻雜區的方法包括於 該元件隔離結構和該堆叠結構之間的該基底中，進行一離 子植入步驟’而形成該第一濃摻雜區。 33. 如申請專利範圍第32項所述之SRAM中埋入式接 觸窗的製造方法，其中該離子植入步驟係以磷（P3,) 做爲 摻雜離子，離子植入的能量約爲lOKeV至lOOKeV之間， 離子植入的劑量約爲l.〇xl〇,4 atoms/cm2至5·〇χ1〇15 株 k. 閲 2 裝 訂 經濟部中央標準局貝工消費合作社印装 張尺度適用中國國家接舉（CNs ) A4規《格（2丨0X297公釐） 2872twf.doc/006 A8 B8 C8 D8 六、申請專利範圍 atoms/cm2之間，且該離子植入步驟完成後，再進行一回火 步驟。 34. 如申請專利範圍第30項所述之SRAM中埋入式接 觸窗的製造方法，其中形成該金屬矽化物層的方法包括： 在該基底上形成一金屬層，且至少覆蓋該第一濃摻雜 區的表面和該堆疊結構的表面； 進行一熱處理步驟，使該第一濃摻雜區表面上和該堆 S結構表面_h的該金屬層形成該金屬矽化物層；以及 移除未反應的該金靥層 35. 如申請專利範圍第34項所述之SRAM中埋入式接 觸窗的製造方法，其中該金屬層包括鈦、鉑和鈷其中之一。 36. 如申請專利範圍第30項所述之SRAM中埋入式接 觸窗的製造方法，其中該金屬矽化物層包括矽化鈦層。 37. 如申請專利範圍第30項所述之SRAM中埋入式接 觸窗的製造方法，其中該第二導電層包括一多晶矽層和一 矽化鎢層。 38. 如申請專利範圍第30項所述之SRAM中埋入式接 .觸窗的製造方法，其中定義該第二導電層的方法包括反應 性離子飩刻法。 本紙乐ΛΛΛ财Ηβ家雜（CNs ) Α4^ ( 210χ297公嫌〉 ------ir------ (誇先閲讀背面之注f項再填寫本頁) 經濟部中央標準局舅工消費合作社印製
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