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TW380308B - Semiconductor device and a process for forming the device - Google Patents

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TW380308B
TW380308B TW087110175A TW87110175A TW380308B TW 380308 B TW380308 B TW 380308B TW 087110175 A TW087110175 A TW 087110175A TW 87110175 A TW87110175 A TW 87110175A TW 380308 B TW380308 B TW 380308B
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TW
Taiwan
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layer
nitrogen
region
tin
conductive
Prior art date
Application number
TW087110175A
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English (en)
Inventor
Zan Jiming
Dean J Denning
E Friesa Larry
Hakku-Rei Chan
Original Assignee
Motorola Inc
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Publication date
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Priority claimed from US08/996,000 external-priority patent/US5893752A/en
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Description

經濟部中央標準局員工消費合作社印製 A7 五、發明説明( 參考以往的申請案 本申请案已經在美國提出專利申請,其專利申請號碼爲 08/966,000 。 發明領域 / 本發明是有關於一種半導體裝置與形成該半導體裝置的 製私,更特別的是,具有包含阻障層與導電層的互連線結 構的的半導體裝置。 發明背景 知fla %路(1C)工業持續不斷的要製造出能改善可靠度與 性flb的金屬互連線。從底部到頂部的互連線的金屬層結構 包含鈦/氮化鈦/鋁或鋁合金/氮化鈦。Ti/TiN/A1/TiN。Ti 疋用來改善較低TiN層與底下隔絕層之間的黏著性,其中 較低ΉΝ層是當作擴散阻障層,而較高TiN層是當抗反射 層。銘合金可以包含銅或類似的元素。 一奴疋用鎢插塞來做A1互連線之間的連接。如果底下的 A1互連線具有TiN的抗反射層,則該TiN層通常會在後續 的介層蝕刻製程中被蝕刻掉,曝露出A1層。通常不會直接 把鎢沉積在含A1層上,因爲從WFs而來的氟會與鋁起反應 。所以,導電插塞(接觸插塞或介層插塞)通常具有—金屬 層結構,包含Tl/TiN/W。該Ti與TiN的功能與鋁互連線中 的相同。該Ti與TlN通常是在二獨立的物理氣相沉積步驟 中形成的,或是先沉積一厚Ti層,再將該層中的一部分轉 換成TiN。該Ti與TiN能避免氟在鎢的沉積製程時接觸到 鋁。 (請先閱讀背面之注意事項再填寫本頁) -裝· 訂 經濟部中央標準局員工消費合作社印製 A7 . , B7 五、發明説明(2 ) 導電插塞已經變得很普遍,有些給互連線用的鋁金屬層 結構包含Al/Ti/TiN。再次,A1可以是鋁或是鋁合金。在 本例中,Ti是在A1之上,但是這種金屬’層結構在界面的地 丨一:、方比較會形成AJ_3..Ti。許多熟練的專家都想避免掉Al3Ti / 因爲Al3Ti電阻很高。Al3Ti還有一個缺點是,铜(在Al-Cu 合金)會沿著Al3Ti界面擴散,結果影響到該結構的接觸窗/ 介層電阻。 另一種金屬層結構包含Al/TiN,其中A1是鋁或鋁合金, 而TiN是在A1之上。有些形成TiN的方法是使用含氮氣體 。該含氮氣體能與A1起反應,形成薄且高電阻値的氮化鋁 (A1N)層。該薄且高電阻値的A1N層相反的會影響到該結構 的接觸窗/介層電阻。 還有一種金屬層結構從底部到頂部包含Al/TiN/Ti/TiN 。 TiN/Ti/TiN —般是以三個分立薄膜層的方..式來形成 的。可以使用二個不同的濺鍍靶,但是會有粒子化的問題 。此外,濺鍍系統的濺鍍靶數目通常是有限的,一般是要 避免多餘的濺鍍革巴。如果使用其中一種濺鍍勒,則可以使 用鈦濺鍍靶來形成該三個分立薄膜層。通常,濺鍍擋板會 在濺鍍Ti之前,就先覆蓋住晶圓,以去除殘留在濺鍍靶上 的TiN,而且在後續的TiN層形成之前,再次以Ti覆蓋住 ,並在濺鍍TiN之前,先將鈦濺鍍靶的表面轉換成TiN。 該製程浪費掉大部分的濺鍍靶,因爲是被濺鍍到擋板上而 到非晶圓上。 此外,有些已知的互連線結構使用氮氧化鈦層。在該實 -5 - 本紙張尺度適用中國國家標準(CNS ) A4規格('210 X W7公釐) I 訂 ^ 線 .. J i - (請先閱讀背面之注意事項再填寫本頁) A7B7 經濟部中央擦準局員工消費合作社印製 五、發明説明(3 例中,沉積出一鈦層後沉積一氮化鈦層,再沉積一含鈦較 多的氮化鈦層。在沉積出含鈦較多的氮化鈦層後,使用氧 電漿法將該層轉化成氮氧化鈦層。不幸的是,氧氧化鈦層 的電阻太大,不適合高性能的積體電路。雖然可以用鈕叙 取代氮氧化鈦中的鈦,但是高電阻還是一個問題。 雖然對含鈦層的努力很多,在互連線結構中還是希望使 用鈕以及與钽相關的化合物。例如.,使用純鈕層或氮化钽 層當作阻障層/黏著層,供铜互連線用。然而,很難用研磨 万法去除掉鈕,同時氮化钽與某些銅層具有黏著性的問題。 圖式的簡單説明 圖工是以三度空間的方式顯示依據本發明實施例的新互 連線結構。 圖2-4是以剖示圖的方式顯示料_ i 使 程室隨時間變化的情形。 ^ ㈣圖二是以XY圖顯示三種不同的實施例,其中每個實施 例都具有不同的氮成分。 圖8是以χγ圖顯示給阻障層110用的 電阻對時間的變化圖。 冑材枓的增加片 圖9是以條狀圖顯示習用裝置的應力 結構的應力k據。 數據,並比較圖i 圖10是以條、狀圖顯示不同習用裝置的片心 _ θ t /L 々电阻數據,並比 車父圖1結構的片電阻數據。 圖11是以對數χγ圖顯示已改善的圖1社 電阻。 口 1、、·。構的電子漂移 6 良紙張尺度適用中國國家襟準(CNS ) A4規格(21QX297公慶) 裝 訂 ^ 線 - (請先閲讀背面之注意事項再填寫本頁) A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明(4 圖12,與13是以XY圖分別顯示習用結構與圖1結構在!g 界面上的化學成分.。 圖14是以上視圖方式顯示一組沉積工具。 圖15是以剖示圖的方式顯示在形成互連線溝槽與接翁 開口後的一部分半導體裝置基底層結構。. 圖f 16是以剖示圖的方式顯示在形成氮化智層後,圖1 $ 的基底層結構。 圖17是以剖示圖的方式顯示在形成含鋰多的氮化銓層 之後,圖1 6的基底層結構。 圖18顯示在形成含妞多的氮化钽層之後,不同元素隨著 基底層深度的濃度變化。 圖19是以剖TF圖的方式顯7F在形成銅種子層之後,圖1 7 的基底層結構。 圖20是以剖示圖的方式顯示在種子層上電鍍出銅層; 後,圖19的基底層結構。 圖3 1是以剖示圖的方式顯示,研磨掉該基底層以去除掉 覆盍在互連線溝槽與接觸區外含短多的氮化短層上的銅居 之後,圖20的基底層結構。 圖22是以剖示圖的方式顯示,研磨含钽多的氮化起層p 及氮化钽層,形成供半導體裝置用的連接線之後,圖2^、 基底層結構。 圖23是以剖示圖的方式顯示已完成製作的半導體裝置 要注意的是,爲了簡化與方便説明起見,圖4由 „ 固八〒的構成 單元並沒有依據實際大小來繪製。例如相對於立& _ 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ----------^------訂---J----it W (請先聞讀背面之注意事項再填、寫本頁} 經濟部中央櫺準局員工消費合作社印製 A7 ,, B7 五、發明説明(5 ) 某些元件的尺寸被放太,以便能看得更清楚。此外,在圖 式中合適的地方,相同或相類似的構成單元是以相同的參 考數號來表示。 圖$的説明 产 本發明可以使用在很多不同的實施例中。在許多的實施 例中,使用一連續漸變部分的第一導電層,比如阻障層, 在例如互連線與導電插塞的導電結構中。該連續漸變部分 包含一第一元素與第二元素,比如耐高溫金屬與氮。該連 續漸變具有變化濃度的第一元素(如耐高溫金屬),更接近 具有比第一導電層更高導電性的一第二導電層(如鋁與銅 等)。特定實施例中的第一導電層具有鈦與氮,而第二導電 層大部分包含鋁,或是第一導電層具有妲與氮,而第二導 電層大邵分包含銅。 另一實施例是,半導體裝置包含一第一導電層..與一第二 導電層,大部分是銅所構成。該第一導電層具有一第一區 ,一第二區,以及一第三區,其中第二區是介於第一區與 第三區之間,而第三區是最接近該第二導電薄層。第二區 的氮濃度比第一與第三區的還要高。 形成具有該結構的半導體裝置的製程也同時被揭露出來 。本發明是由申請專利範圍所定義,而且在説明底下實施 例後會更爲容易了解。 在第一组實施例中,導電層被具有連續漸變部分的阻障 層所覆蓋。通常,該導電層以及連續漸變阻障層是相同互 連線的一部分。半導體晶圓安置在製程室内,其中鋁或鋁 -8- 本紙張尺度適用中國國家標準(CNS ) A4規格(210 X 297公釐) I 裝 訂 ^ 線 - I -- (請先閩讀背面之注意事項再填寫本頁) 合金沉積在該晶圓的頂部表面上。然後將晶圓放到另一製 程罜中,其中包含鈦濺鍍靶,而在濺鍍開始之前,鈦濺鍍 靶上是塗佈上一層薄的TiN層,接著利用氬氣(Ar)電漿環 境,將鈦濺鍍靶濺鍍到一部分或全部的丁iN層上,形成身. 有連續變化的阻障層部分。該部分具有TiNX成分,其中接 近鋁的氮濃度高於遠離鋁界面的氮濃度。這種特殊的氮分 佈/梯度會在以下的説明中做解釋。 在形成這種具連續變化部分的阻障層後,將含氮氣體( 比如NO曝露到氬氣(Ar)電漿中,以產生氮/氬電漿,並在 濺射钦濺鍍靶中,產生接近化學計量比的TiN及/或化學計 量比的TiN。該接近化學計量比的TiN及/或化學計量比的 TiN评分沉積在具連續變化部分的阻障層的頂部。當形成 該接近化學計量比的TiN及/或化學計量比的TiN時,曝露 到氮氣電漿中也會改善要被濺鍍到晶圓的鈦濺鍍靶上的薄 TiN層。最後的結構是Al/TiNx/TiN複合式互連線結構,會 改善以下將説明的習用技術。 上述該複合式互連線結構比習用技術具有一些優點。第 一’在該互連線結構上形成,以便與該該互連線結構做電 性接觸的介層/接觸開口,是不需要以較大的介層/接觸窗 形狀比沉積出Ti或ήν阻障層。只需要一獨立鈦濺鍍靶, 形成TiNx/TiN即可。因爲有一個獨立鈦濺鍍靶沒有使用到 ’在TiN製程室中的粒子計數會降低、而阻障層的氮濃度 可以做更精確的控制。此外,最後的互連線結構包含有少 量曝露出來的鋁,或是沒有鋁曝露出來,所以與氟化鸽 經濟部中央標準局員工消費合作社印製 A7 --------B7 1 五、發明説明(7 ) (WF6)的逆反應會被降低或去除掉。 這種互連線結構要形成氮化鋁(A1N)的可能性會被降低 ’所以能改善介層/接觸窗電阻。此外,該互連線結構要形 成銘化妓(ALTi)的可能性冬會降低。如實驗數據所示的,,. 可以改善電子漂移3倍。此外,既然第—實施例的製程只 需要從氮化鈦靶做濺鍍以及從鋁靶濺鍍做濺鍍(亦即整個 複合互連線結構只需要二個製程室.),所以對晶圓的控制可 以減少,而晶圓缺陷也會比較少。另外,利用較少的製程 室,可以達到比習用方法還高的沉積系統產量。數據分析 也顯tf ’互連結構的薄膜應力比起習用技術來説已有改善 ’而且也改吾互連結構的介層/接觸窗電阻。因此.,該互連 結構的比起習用技術來説是一個有改進的解決方法。 現在要注思的到特定.的實施例。圖1顯示藉後續圖2 _ 4 中製程所形成的最後結構。圖j顯示,鋁(A1)層42先沉積 在介電層或阻障層(未顯示)上。乂層42最好是用鋁合金, 比如铭銅(Al-Cu)層,其中銅含量爲〇 5〇/〇到2 〇0/〇。在另— 形式中’ A1層42可以是銘銅石夕(Al_Cu-Si)層,鋁石夕(Al-Si) 屬’或相類似的金屬材料,或這些材料的組合。Ai層42 通系疋 >几積到厚度約4 0 0 - 70 0 nm,而5 5 0 nm是較佳的厚度 。铭可以沉積在先前已形成的阻障層材料上,比如Ti及/ 或TiN。可以用其它,的高溫金屬,比如艇(丁&),來取代τι。 形成A1層42後,再形成阻障層中的連續漸變部分44。 以下將配合圖5-7,詳細説明漸變部分44的化學成分。— 般,漸變部分44會在A1層42的界面上包含較高的氮濃度 I 裝— 訂 I ^ ~"線 - - i- (請先閲讀背面之注意事項再填寫本頁)
A7 B7 五、發明説明(8 ,而在接近頂部的地方含較低的m。這種穿過漸變部 刀44的氮刀佈/梯度是用目2-4所示的方法來達成的。通常 :漸變部分44在化學性質上可以是ΤιΝχ。漸變部分“的 厚度通常是在2-i5 nm之間,低於8 nm是比較好的。, /成漸變部分44後,接近化學計量比的⑽及/或化學 «十里比的ΤιΝ吨分46會沉積到漸變部分料上。丁以部分 6的厚度在60-100 nm之間,粗略的説⑽是比較好的 。ΤιΝ部为46被當成後續形成介層/接觸窗的蝕刻阻止層 ,以當成微影製程φ Μ 4上d » 才中的杬反射層(ARC)。阻障層包含漸變 部分44與TiN部分46的組合。 圖2_4顯示在相同的沉積/濺鍍室内,戟® 1中連續漸 夂#刀44以及TiN邵分46的特定製程。在圖2_4中,阻障 層116類似圖1的TiNx漸變部分44,而TiN層11 8類似圖 勺TiN層46在圖2-4所示的沉積步驟中,,連續對晶圓 曝光’而不使用擋·板或多餘晶圓。 在圖2中,顯示—沉積製程室1〇〇。沉積室製程1〇〇包含 :背板1〇1 :固定到鈇職艘乾102上。因爲對之前的晶圓 進仃處理,薄TiNxf 1〇4會在鈇錢鍍把1()2的曝露表面上 。沉積室製程100也包含—基座112,用來支撑半導體晶 圓114。晶圓114可以被箝住或放開到該基座112上,同時 阳圓114包含在其上形成的鋁層。此外,基座可以包 含加熱及/或冷卻裝置,用來控制在沉積/濺鍍時晶圓【Μ 的溫度。 機械手臂(圖2-4未顯示)將晶圓U4安置在基座n2上。 -11 - 本紙張尺度賴巾g|ϋ家標準(CNS ) Α4規格(2ΐ〇χ_297公釐 (請先閱讀背面之注意事項再填寫本頁) 裝. 訂 經濟部中夬椟準局員工消費合作衽印製
I 經濟部中央標準局員工消費合作社印製 κι —----— -__Β7 , , 五、發明説明(9 ) ~ ' '— -- 在使用機械手臂安置晶圓後,會在沉積製程室ι〇〇產生氬 氣電漿106。氬氣電漿106包含受激的氬離子(Ar + )i〇8以= 党激的電子(e-)ll〇。使用電源來在鈦濺鍍靶ι〇2與氬氣電 聚1〇6之間產生電壓。與氬離子108受激狀態相類似的ς 壓差,會造成要從TiN層104濺鍍出去的材料,沉積在晶 圓I44頂部上,而形成阻障層工16。 w 圖3顯示濺鍍製程持續一段時間.(例如圖8與説明中所提 的時間),直到目標丁丨>^層104的材料由目標表面被去除掉 並沉積到晶圓114上形成阻障層116。因此,濺鍍製程最 後會導致阻障層116在晶圓上形成。如圖3所二的:氨 氣(Ar)電漿106會產生要從丁以層104去除掉的材料,所2 鈦濺鍍靶102上的TiN層104會變薄或整個從鈦濺鍍靶1〇2 上被去除掉。當TiN層104從鈦濺鍍靶ι〇2上被去"除掉時 ’阻障層116的组成會變得含更多的鈦或含更少的氮。亦 即’阻障層116的底部比頂部具有較高的氮濃度,'因爲τ道 層104的侵蝕是濺鍍時間的函數。在預設的時間過後,阻 障層116會達到預設的厚度,製程再繼續進行,如圖* TF 〇 圖4顯示出’提供最好是氮氣(Ν'2)的反應性氣體,终製 程室100内的處理環境用。因爲有提供氮氣,所2圖:的 氬氣電漿106會改變到圖4的氬-氮電漿1〇7。因此,氯 氮電漿107不只是包含受激的氬離子(Ar + ),而且還包含1 激的氮離子(N + )。與氬氣電漿106相同,氬-氮電浆1〇^ = 包含受激的電子(eJllO。 -12- 本紙張尺度適用中國國家標隼(CNS ) A4規格(210X297公釐) I¾------ir----^--- --*- (請先聞讀背面之注意事項再填寫本頁) 經濟部中央標準局負工消費合作社印製 A7 --------- Β7 , 五、發明説明(10 ) ~ - 〜- 在圖4氬-氮電漿107中的氮離子1〇9,會導致沉積到晶 圓1 14上的後續材料是化學計量比的TiN或接近化學計= 比的丁ιΝ因此,TlN層11 8被持續的沉積到阻障層丄丄6 。如圖4所示的,氬-氮電释1〇7中氮離子1〇9的出現會淨 生成ΤιΝ層104到鈇(Ti)濺鍍靶1〇2上。因此,具有 Α1/ΤιΝχ/ΤιΝ互連線'層的晶圓上14,可以用機械手臂方式, 從製程室100移開。移開該晶圓後,新的晶圓被安置到製 程室内,所以對圖2中的新晶圓,可以再次進行處理,同 時以重複的方式,對每個新晶圓持續進行到圖4。 圖5-7顯示三種不同化學組成的實施例,是會在圖4所示 曰η圓的各層114-1 1 8發生。圖5-7顯示圖4晶圓從TiN層118 頂邵到晶圓114頂部的垂直剖面中的氮濃度,該晶圓1工4 包含有銘層。 圖5顯示一特殊的實施例。位於晶圓i丨4頂部的銘層,. 幾乎沒有氮濃度或根本沒有氮濃度。缺乏相當量的氮濃度 是用線段120表示。在鋁114與阻障層116的界面上,氮濃 度會升高到接近化學計量比線段122。亦即,當圖2的沉 積/濺鍍剛開始時,從TiN層104所濺鍍出來的材料是接近 化學計量比的氮化鈦(TiN),.使得圖3中阻障層116的底部 具有較高的氮原子(N)濃度。該高氮原子濃度是以圖5的線 段122來表示。 當氬氣電漿1 06繼續從鈦濺鍍靶1 〇2的TiN層1 04濺鍍出 材料時,TiN層104會變薄。當圖3的TiN層1〇4開始變薄 ,而且圖3的阻障層116開始變厚時,阻障層116的氮濃度 _: - 13- 本紙張尺度適用中國國家標牟(CMS ) A4規格(210X297公釐 . I . 裝 訂 線 ' J J - (請先聞讀背面之注意事項再填寫本頁) 經濟部中央標隼局員工消费合作社印製
A 7 }V 五、發明説明) 會開始降低,有更多從鈦濺鍍靶102的Ti,持續的被消耗 掉。氮濃度以及阻障層116含多Ti區的降低程度是由圖5 的線段124代表。圖5很清楚的顯示出,圖4中加入氮的步 驟是在整個鈦濺鍍靶102的TiN層1 04被去除掉之前便賜 始的。所以,圖5顯示出,沒有任何地方是只有純鈥從鈥 濺鍍靶102濺鍍出來,而沉積形成一部分的阻障層丨16(不 像圖7中所顯示的另一實施例)。在圖5中,鈇賤鍍鞋1 〇2 的TiN層104被完全去除掉前,會產生圖4的氬-氮電漿1〇7 ,以便沉積出具有比線段124還高氮濃度的接近化學計量 比TiN層或化學計量比TiN層,如圖5所示_。通常,線段 122與126幾乎是相同的。因此,沉積出具有起始氮濃渡 122且接近化學計量比的阻障層,使得氮濃度會隨阻障層 1 16厚度的增加而降低。同時,在另一製程中,從多餘晶 圓或製程室擋板,利用再氮化該濺鍍靶的晶圓濺鍍後,濺 鍍靶上的氮化鈦會再度形成。 圖6顯示另一實施例。圖6仍顯示出,晶圓114頂部的鋁 層包含很少量的氮12 0。圖6顯示,開始於圖2而冗成於圖 3的沉積製程,是在很短的時間内進行的。因爲圖6的阻障 層沉積時間很短,所以穿過阻障層116的氮濃度漸變分佈 變化在圖6中較不嚴重,而圖3中阻障層116的厚度較薄( 約低於5 nm)然後氫-氮電漿會產生,藉此具有氮濃度126 的薄膜1 1 8會如圖6左手邊部分所示的來形成。 當圖4的氬-氮電漿107開始產生時,氬-氮電漿107會與 阻障層1 16表面上的原子鈦(Ti)反應。所以,氮離子109實 際上會增加阻障層116的氮濃度,進而使接近阻障層116 ~ 14 - 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公舱) ----------^------ti------.ii - (請先閱讀背面之注*意事項界填转本頁) A 7 A 7 經濟部中央標準局員工消費合作社印製 五、發明説明(12 上表面的氮濃度隨著時間而增加。實際上,例如圖6的阻 障層116可能會整個轉換成化學計量比的TiN或接近化學 計量比的TiN,因爲在圖6的界面12讣上有氮離子ι〇9 = 出現,即使阻障層116剛開始是以非化學計量比的形式多 積。此外,當半導體裝置(晶圓)在進行金屬退火處理時, 如同習用的半導體技術,含氮少的區域與含氮多的區域間 的界面會變得不明顯。然而,分析結果顯示,當阻障層U6 的歲鍍時間較長(大於約2 0 -3 0 kW-秒)時,某些含欽多的區 域通常會在接近阻障層116與TiN層U8界面的地方被债 測出。 圖7顯示再另一個阻障層的實施例。圖7再次顯示出在 基底上的鋁層沒有包含或包含很少量的氮,線段〗2 〇。如 果圖3的沉積時間很長時(在Applied Materials Endura中約 大於1 kW下20-30秒)及/或氬氣電漿i〇6的功率較高時(在 Applied Materials Endura 中約大於 5 kW),貝ij 圖 3 的 TiN 層 104很可能會整個被去除掉,而且純鈦會開始沉積,當成 一部分的阻障層116。這個現象在圖7中有顯示,所以阻 障層116較低部分的氮濃度較高,如圖中線段〗22所示, 而圖7中線段124清楚的顯示出沒有氮出現。所以,在圖7 中線段124上,純鈦從濺鍍靶1 〇2沉積出來,當作圖3中阻 障層116的上面部分。在圖7中線段124中,圖3的TiN層 104被整個被去除掉,而且純鈦從濺鍍靶102沉積出來。接 著圖7顯示,產生氬-氮電漿1〇7,所以TiN層1 18會因爲 氬-氮電漿而在阻障層116上形成。要注意的是,某些圖7 的含鈥多的區域會被出現在圖4氬-氮電漿1 07中的氮離子 15- 本紙張用中關家縣(CNs ) M规格(21QX 297公骚) ------ 种衣 訂 線 > f (請先閱讀背面之注·意事項#-填本頁j A7 ιυ 五、發明説明(13 所消耗掉。因此,圖5-7鞀- +他# π 不,阻障層116的不同分佈及/ 或农度可以利用改變濺鍍時間 ,π认你拉处兄卡七 又呼間與風氣電漿106,氬-氮電漿 107的錢嫂成量來達成。 圖8顯示濺鍍時間對濺鏟
__ 材料的増加片電阻的變化圖V 圖8清楚的顯示,在圖5-6中沾、& r… ' 中的濺鍍製程中剛開始的5秒所 沉積出來的材料,比鈦的電卩 、 %丨且性更间。斫即,圖8中0-5 秒所沉積出來的材料是本氣具古 口氣里间的鈦(與純鈦作比較),或
是接近化學計量比的TiN。A h•著時間增加到圖8的1 〇 _工5 秒間,圖3的TiN層104被進—牛 . 延步蝕掉,所以沉積到阻 障層116上材料的氮濃度奋隆 展反g降低氮濃度。随著濺鍍時間增 加的這種氮濃度的降低(亦gp 土& 门 ( 牛低α即方除掉圖3的TiN層104),在 圖8中是很清楚的會增加爆兩卜士 〇 , 印瑨加争私性。圖8中右邊的導電性增 加是MTiN層104變薄,而且有更純Μ持續的沉積出 來。取後,在Applied Materials Endura的i謂下經過約 20秒的、麟後,所有的或接近所有的⑽I⑽在圖3中 會被去除掉,而如圖7中所清楚顯示的,純鈦(τι)會隨著阻 障層116的上面部分而開始沉積。圖8包含所有在約【 功车操作下,從Applied Materials Endura pvD系統中 得的數據。 所以,如果要使用圖3的製程進行濺鍍5杪時,圖8顯示 該結構具有相對應於圖6所形成的組成。圖8接著顯= 如果要在圖3的製程室中進行濺鍍1〇_12秒時,該結構Z有 相對應於圖5所形成的組成。最後,圖8顯示如果要在圖3 的製程限制中進行濺鍍30秒時,該結構具有相對應於圖7 -16 本紙張尺度 ^-、1T^ (請先閱讀背面之注"意事項豕填寫本頁) 經濟部中央標準局員工消費合作社印製 )A4規格(210X 297公浇) 經濟部中央標準局員工消費合作社印製 A7 ''' 1 ~'――———__B7 五、發明説明(μ ) 所形成的組成。 當賤鍍功率增加時,完全消耗掉圖3的τιΝ@ 1〇4的時 間會減少。相反的’在較低的功率下,完全侵蝕掉圖3的 TlN層104離開賤鍍革巴1〇2的時間就會更長。一般,圖5身 顯示的實施例可以利用功率*時間等於5,〇〇〇 kw_sec〇nds到 仏⑼^豕⑽他㈣〜⑷之間的條件來形^因此,^ 不只疋顯7F出要達到圖5_7結果所需的濺鍍量或燒灼時間 ,而且還顯示出功率與時間要如何控制,以便在使用圖2_ 4製程所形成的阻障層116中產生不同鈦與氮分佈。 圖9包含條狀圖,當與習用A1/Ti/TiN的實施例做比較時 ,顯π圖1互連線具有較低的薄膜應力。圖9的左邊部分 顯示退火處理前與退火處理後Α1/Τι/ΤιΝ結構的應力程度 。圖9的右邊邵分顯示退火處理前與退火處理後圖i中 Α1/ΤιΝχ/ΤιΝ結構的應力程度。從圖9可以很清楚的看出, 利用圖1 - 8所示的製程能降低與互連線層相關的薄膜應力 程度。 “ 圖10是以條狀圖顯示不同習用互連線結構的片電阻與 圖1新的互連線結構做比較。圖i 〇的左邊部分表示退火處 理前與退火處理後包含有Ti/A1/Ti/TiN的結構都具有較高 片電阻。另外,圖1 〇的中間部分表示退火處理前與退火處 理後包含有Al/Ti/TiN的結構。Al/Ti/TiN結構在退火處理 前與退火處理後的片電阻分別低於Ti/Al/Ti/TiN結構的片 電阻。圖1 0的右邊部分表示退火處理前與退火處理後,圖 1新Al/TiNx/TiN結構的片電阻。從圖10可以看出來,圖i _____ 17- 本紙張尺度適―關家辟(CNS )》4祕~ '----- ----------Μ------、玎---^---ΙΜ i ~ (請先閱讀背面之注意事項再填寫本頁} 經濟部中央標準局員工消費合作社印製 A7 1 1 B7 五、發明説明(15 ) 新Al/TiNx/TiN金屬互連線的片電阻已比其它的結構有了 改進,尤其是退火後的量測數據。 圖1 1顯示電子漂移數據302與300。Al/Ti/TiN結構的電 子漂移數據302通常比Ti/Al/Ti/TiN結構與Al/TiN/Ti/Ti识 結構較好。圖1 1的電子漂移數據3 00是針對圖1新的 Al/TiNx/TiN結構。可以從曲線302與300的斜率大小看出 來,圖1互連線的電子漂移比起Al/Ti/TiN的結構,已有大 幅的改善。實驗顯示,至少有3倍的電子漂移的改善已經 利用與習用結構不同的圖1結構來達成。Al/Ti/TiN結構與 圖1中Al/TiNx/TiN結構,在相同的條件下,會對Al/Ti/TiN 結構造成標準方差爲0.45約31小時的平均誤差時間(MTF) ,而對圖1中心Al/TiNx/TiN結構的平均誤差時間(MTF)會 大於或等於標準方差爲0.32的63小時。Al/TiNx/TiN結構 電子漂移特性的最大電流約爲242 μΑ,而用相同幾何形狀 在相同應力條件下所形成的Al/Ti/TiN 結構,會產生最大 約943 μΑ的電子漂移電流。所以,摘要的説,圖1的互連 線結構比起習用技術,已有大幅的改進。 圖12與13顯示圖1的結構不會有氮化鋁(Α1Ν)的形成, 與Al/TiN/Ti/TiN的結構不同。圖12顯示出在Al/TiN/Ti/TiN 結構中鋁與較低層TiN界面的能量分散光譜(EDS)數據。圖 12清楚的顯示在界面上有氮出現,而且還有A1N形成。相 反的,圖13顯示出在圖1中鋁42與阻障層的較低層部分 44的EDS數據。圖13清楚的顯示在圖1的界面上沒有A1N 形成。 -18 - 本紙張尺度適用中國國家標準(CNS ) A4規格U10 X 297公釐) I 裝 訂 ~線 一 ~ (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消费合作社印製 A7 B7 五、發明説明(16 ) 圖 14顯示一組沉積工具 4〇〇,如 AppliedMaterialsEndura PVD濺鍍系統。將晶圓經由製程室入口 4〇6,放入晶圓傳 送A 404。一旦晶圓在晶圓傳送室4〇4内,機械手臂會將 晶圓安置在铭(A1)濺鍍室401或402中。在其中一個賤緩备 401或402被用來沉積出圖i的鋁層a後,該晶圓會該機 械手臂經由傳送室404 ,而被傳送到圖4中製程室1〇〇a與 io〇b妁其中之一。一旦晶圓被安置在製程室1〇〇a或l〇〇b 内,便進行圖2-4的製程,在鋁層42的表面形成漸變部分 44與TiN部分46。一旦圖2-4的製程在製程室100&或1〇〇b 内几成’便從該組沉積工具4〇〇中將該晶圓經由晶圓傳送 罜404與製程室入口 406移出,同時可以對下個晶圓進行 處理。 圖1 - 14的結構與製私可以大幅的改善習用技術。利用圖 1的結構,可以不需阻障層便能形成覆蓋的鎢介層。然而 ,如果鎢芫全覆盍住隔絕層時,仍需要鈥及/或氮化鈇當作 黏著層。然而,並不太需要沉積這些側壁黏著層,來形成 圖1介層/接觸窗底下的阻障層。因此,可以進步降低後續 的介層直徑,而不會降低黏著的步階覆蓋能力。 另外,相對於圖2-4的製程是使用鈦濺鍍靶1〇2。所以, 避免複合型的氮化鈦(ΊΊΝ)靶,造成較少的粒子數,改善沉 積氮化鈦層的氮濃度,以及較高的產量。 如圖12-13所示的,圖1的互連線結構會完全去除掉或減 少氮化鋁(A1N)的形成。氮化鋁的減少是有利的,因爲氮化 鋁是較高電阻層,因爲AIN的出現會影響到片電阻以及介 -19- 本纸張尺度適用中國國家標準(CNS ) A4規格(210X297公整) 裝 訂 ^ ~線 一 „ (請先閲讀背面之注意事項再填寫本頁} A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明Γ17 層/接觸窗電阻。另外,既然鈥並不直接接觸到圖 任何一點上的鋁,所以鋁化鈦(A^i)的形 = 去除掉。此外,圖i裳置的電子漂移特 心皮降低或被 ,構的裝置,有大幅.的改善至少丄到3倍(見圖。 另外,不需要圖2_4中要分別形成TiN,Η, 、, 需的擋板製程或多餘晶圓製程。所以,使用圖 1N層所 會改善產量。此外,還會改進製造成本與產量,^製程 習用技術的實例來,用來形成圖i互連線結構 與製程室數目會減少。數據顯示,使用圖““Π 量可以增加約5〇%。另夕卜,較少控制晶圓會使得晶:材料 内的缺陷減少,而圖14的沉積系統包含多餘的製 比 如沉積系統中二個幾乎相同的A1製程室,以及二個幾乎 同的ΤϊΝ阻障層製程室)。多餘的製程室是有利的, 然製程室H)〇a與402可以用來進行製程處理,而製:: 100b與401可以進行保護性的保養或升級,而不需要二^ 的停止該系統400。如圖9-10中清楚顯示的,圖:結^全 薄膜應力比起習用技術的結構,被大幅的降低,而圖 勺 料的片電阻與介層/接觸窗電阻也比起習用技術來有改盖1。材 現在將目標轉移當第二實施例上,其中阻障層是在 包含銅或類似材料的導電層之前所形成的。再::形:: 續漸變的阻障層 '然而,含多金屬的部分會接觸到導 本身。半導體裝置包含基底,在基底上的第一遒哈^包、. 及在第-導電層上的第二導電層。第—導電層::;溫: 屬與氮。.第-導電層具有接近基底的第—區,以及離基底 -20- 表紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) I. 裝 訂 ^ Γ線 - - (請先閲讀背面之注意事項再填寫本頁) A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明(18 ) :爾二區。第二區的氮含量比第-區的低。第二導電 邵分是鋼。在第一導電層内的所有區域提供良好 ;政阻障層(呆—區)並與第二導電層具有良好黏著性(第二 區)0 •現在要注意到特定的實施例上。圖15包含半導體裝置^ 展1100,場隔絕區1102與摻雜區1104。如該ς定實=例 所使用的,半導體裝置基底1100包含單晶半導體晶圓,半 導體在絕緣體上晶圓或其它用來形成半導體裝置的基底。 閘介電層U06在半導时置基底丨⑽上形成,接著是碎 層1107與氮化矽層1108。定義出氮化矽層11〇8與矽層1107 圖案,以形成圖15所示的閘極。側壁隔層i 1〇9在鄰接包 含矽層1107與氮化矽層1108的該閘極處形成。雖然未顯 不出,.但是氮化矽區可以在摻雜區i丨〇4上。 第一層間介電層(ILD)IOU在基底1100與閘極上。該第 一 ILD 1011包含第一蝕刻阻止層m〇,第—平坦化隔絕 層1112,第二蝕刻阻止層1114,與第二平坦化隔絕層ιιΐ6 。所有以上各層111〇_1116通常都是絕緣體。在一特殊的 實施例中,蝕刻阻止層包含如氮化矽的氮化層,而平坦化 隔絕層1112與U16包含氧化層。雖然未顯示,可以形成 包含多矽的氮氧化矽抗反射層,當作第一 ILE) 1011的一部 分’而且在第二平坦化隔絕層i i 16形成,但未顯示。第一 ILD 1011被定義出圖案,形成開口 1〇12,包含互連溝槽區 1122與接觸區1124。互連溝槽區1122在第二平坦化隔絕 層1116内形成,而且通常是比接觸區H24寬,延伸到第 -21 - 本纸伕尺度適用中國國家標準(CNS ) A4規格(21〇χ297公釐 . 裝 、可---^---Ί 0 - ~ (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(19 ) : — 一蝕刻阻止層πιο,第二蝕刻阻止層1114,第一平坦化 隔絕層1U2。到目前爲止的結構是用習用方法形成的。 接著氮化妲層1022沉積在基底上,並在開口 1〇12内。 氮化钽層1022通常包含33:50原子比率的氮,與鈕平衡v 該層是如圖16所示的形成並接觸到摻雜區n〇4。進一步 的處理該基底,在氮化鉅層1022上形成含钽多的氮化鈕層 1032,如圖17所示。氮化钽層1022與含鈕多的氮化鈕層 1032的結合便是第一導電層,是一種供形成連接線用的黏 著/阻障層。該第一導電層是在150 nm的範園内,通常是 在10-30 nm的範圍内。 形成氮化麵層1022與含钽多的氮化鈕層ι〇32的過程如 下所述。基底被安置在製程室的晶座内,比如沉積裝置。 該晶座被加熱到約50-250〇C的溫度範園。沉積該二層時的 壓力一般是在約15-40毫米托的範圍内。該壓力是與所要 沉積結構的形狀比與幾何形狀有關的。用來濺鍍材料的直 流電流功率通常是在0.5-3 kW的範園内,尤其是,通常在 1.2- 1 ·8 kW的範圍内。在濺鍍室内用來產生電漿的無線電 波(RF)功率通常是在1_2 kW的範圍内,尤其是,通常在 1.3- 1.7 kW。 通常疋在單一眞空循環中一次形成氮化赵廣1022與含 叙多的氮化鈕層ι〇23,在沉積第一區時,其中氮化麵層1〇22 接近化學计里比(TaN) ’沒有偏壓該基底。此時,含氮氣體 與貴氣,如氬,被導入濺鍍靶上。含氮氣體包含氮,氨或 其它類似的氣體。形成含短多的氮化纽層1〇32時,含氮氣 22- 表紙張尺度適用中國國家標準(CNS ) A4規格(210 X 297公瘦) ----------种衣------1T---'---1^ - - (請先聞讀背面之注意事項再填寫本頁) 經濟部中央襟準局員工消費合作社印製 A7 B7 五、發明説明(2〇 ) to會停止,而貴氣繼續流動,基底會變成偏壓,約有負乃 到負80伏。 在濺鍍沉積時,當氮原子比率如圖1 8所示的減少時,層 内的钽原子比率會增加。圖18包含濃度圖(原子比率),是 從曝露表面到第一 ILDl〇n距離的函數。含鉅多的氮化鈕 層具有約0-30原子比率範園的氮。在該實施例中,含鈕多 的氮化钽層1〇32的上表面是純鈕,而沒有氧原子。在上表 面上的較低氮原子比率通常會對幾乎是含銅的薄層有較佳 的黏著性。在上表面,如果銅的黏著性是問题時,钽原子 比率可以至少爲95%,而氮原子比率可以低於5%。在另一 實例中,含氮氣體與貴氣都可以停止,而製程室要在貴氣 流動之前抽眞空即可。將會形成具獨立區的第—導電層。 在一特殊的實施例中,從含氮氣體流出(氮化妲層 且偏壓關閉(含紐多的氮化妲層i 〇3 2)的時間,約等於含氮 氣體流出終止且偏壓打開的時間。然而,時間是不一樣的 。在某些實施例中,氮化鋰層1022是比含銓多的氮化鈕層 1032還厚。氮化钽層1〇22與含妲多的氮化銓層1〇32的總 厚度是在約1-50 nm的範圍内,通常是在約i 丄…j u nm白勺聋巳 圍内。氮化鈕層1〇22與含鈕多的氮化妲層1〇32是阻障層 的一部分。 銅種層1054沉積在含赵多的氮化垣層上,如园 所示。該銅種層1054可以用不同的方法沉積出來,包含物 理氣相沉積,化學氣相沉積或其它類似的方法。如果i用 金屬有機化學氣相沉積,飼的前驅質可以是^ < μ卜的任一種 -23- Ί紙張尺度適用中國國家標準(CNS ) Α4規格(2丨〇><297公釐) ' ~~_ . _ 裝 訂 ^ "線 i - (請先閱讀背面之注意事項再填寫本頁) 經濟部中央榇準局員工消費合作社印製 五、發明説明(21 ) 或多種:六氟醋酸乙晞三甲石々,卜 π — T石夕烷铜(VTMS);六氟醋酸3_ 乙決銅;或其它類似的化合物。另外可以使用銅降_二酉同 .化合物。在銅種層1054沉積後,在整個基底表面上形成電 鍍銅層1064,如圖20所示。兩祐加政 , ·呢艘銅層1064的厚度有足多’ 厚’可比填滿開口 1 〇 12的万途的,致拖· ·、 7立連線溝槽部分。銅種層1 054 與電鍍銅層1064形成第二導雷屑,士却八θm ^ 子私增,大邵分是銅,用來形成 連接線用。 . 進行第一化學機械研磨步.锻,去除掉覆蓋住含叙多的氮 化鈀層1032的所有銅種層1〇54與電鍍銅層1〇64,如圖21 所。當研磨到第二導電層(銅種層1〇54與電鍍銅層1〇64) 時,第一導電層(氮化钽層1022與覆蓋住含鋰多的氮化鋰 層1032)是研磨阻止層。進行第二化學機械研磨步驟,去除 掉在開口 12外第二平坦化隔絕層1116上的含鈕多的氮化 钽層1032與氮化钽層1022 ,如圖22所示。連接線1〇84包 含一互連線與接觸到其中一個摻雜區!丨〇4的一接觸區。雖 然未顯示出,但是互連線1082是使用接觸區做電性連接的 ’圖22未顯示。 繼續進行製程步驟,形成圖23所示的完工裝置。此時, 第三蚀刻阻止層191〇在連接線1〇82與1〇84上形成,第三 干坦化卩兩,纟巴層19 12在第三蚀刻阻.止層1 9 1 〇上形成,第四 蝕刻阻止層1 9 14在第三平坦化隔絕層χ 9 12上形成。雖然 未顯示出,但也有形成第四平坦化隔絕層。包含第三蚀刻 阻止層1910,第三平坦化隔絕層1912與第四蝕刻阻止層 1 9 14的第二ILD層會被定義出圖案’會在需要使用習用製 -24 本紙張尺度適用中國國家標準(CNS ) A4規格(210'乂297公釐) 神衣------.訂----^--- * ~ (請先閱讀背面之注意事項再填寫本頁) A7 B7 經濟部中夬祿準局屬工消費合作社印製 五、發明説明(22 程的地方,形成互連線溝槽與接觸開口。 形成開口後,沉積出氮化艇層】,接著是含艇多的氮 化鋰層1932,銅種層1954與電鍍銅層1964。進行適當的 研磨處理步驟後,形成鈍化層1〇98,以便完成整個裝置。产 雖然未顯示,但是可以製作出額外的層間介電層以及其它 %性連接線’圖23未顯示。 本發明逼有其它的優點。除了使用赵外.,還可以使用.其 它南溫金屬,來形成阻障層/黏著層。可以用如鎢,鉬或相 類似的高溫金屬來取代妲。再另一實施例中,含钽多的氮 化钽層1〇32與氮化钽層1022可以結合不同的半導體原子 來構成。例如,可以形成氮化矽妲以及含钽多的氮化矽鈕 二此外^可以出現鍺原子或矽與鍺原子。形成高溫金屬_ 半導體-氮的化合物時,通常濺鍍所使用的濺鍍靶是包含高 溫金屬與半導體原子。 在特定實施例中,可以利用矽化鈕,而且可以配合氬氣 與氮氣,濺鍍矽化妲靶來形成氮化矽钽。含鈕多的氮化矽 鈕層可以用類似形成含鈕多的氮化鈕層的方法來形成,其 中氮氣停止,而將氬導入濺鍍靶中,從之前的濺鍍中,去 除掉殘留在歲鍍乾表面上的的氮化碎叙。 在另一實施例中,純鈕層,钽多的氮化鈕層或氮化矽钽 層,可以在形成氮化銓層1022前便形成。在其中的實施例 中二可以對鋰靶進行短時間的濺鍍,以形成起始的鈕層, 接著氮化钽層與含鈕多的氮化钽層。該實施例能形成較佳 的接觸窗給基底與矽化物,因爲钽層會與出現在表面上的 (請先閲讀背面之注意事項再填寫本頁) 裝. -25- A7 ______B7 1 > 五、發明説明(23 ) 原始氧化物起反應。 在其它的結構中,可能會有單一無效連接線形成。此時 ,氮化钽層1022與氮化钽層1032的厚度與圖ι5_23所示的 雙無效結構比起來是會增加。 又另一實施例中,可以用化學氣相沉積或物理氣相沉積 所形成的單一銅層,來取代鋼種層1〇54與電鍍銅層1〇64 的結合。當形成此層時,可以加熱基底,使得銅能流到所 需的開口中。此時,基底或晶座溫度通常是在约350_450 1的範圍内。要非常小心進行,因爲如果溫度太高的話, 氮化Μ阻障層的完整性會被破壞掉。沉積時的溫度要高到 足以使銅流動,但是還不會高到讓氮化鋰阻障層的完整性 會被破壞掉。這些銅流動的實施例能達到如降低研磨時間 與凹陷的優點。 如上所述的實施例提供習用技術所沒有的優點。氮化妲 層很好的阻障層,但是使用含妲多的氮化妲層連接氮化鉦 層會提供較佳的黏著性,尤其是化學氣相沉積的銅層。相 =如果,化鈕層1032的氮含量太高,會有氰化物形成,影 經濟部中央標準局員工消費合作社印製 (諳先閱讀背面之注意事項异壤寫本頁} 會到黏著性。保持接觸到銅的表面氮濃度到很低含量,會 達到較佳的黏著性。 q 改善黏著性的另一優點也會達到較佳接觸電阻。此外, 本發明的實施例會降低電子漂移的影 ,例可以使用現有的設備,而不用特丄:或;展 邊際製程。 上述説明已經參照特定的實施例對本發明内容做了描述 ---26- 本紙張~~—--—_ 五 、發明説明(24 A7 B7 。然而,對 以下本發明 與改變。所· 非限定性的 圍内。已經 而,會發生 與任何要件 本的專利範 具有一般技術程度的人士來說, t _ . ^在不偏雜 申4專利範圍所述的範圍下,做 風出不同的修 以,説明内容與圖式只能視爲説明性的參考而 範圍,而且任何的修改都應包括在本發明的每 參照特定的實施例説明其好處與其它優點。然 任何好處與優點或變成更爲顯著的好處,優點 ,都不會被解釋成任何嚴格的,必需的,或基 園特性或構成要件。 I---------抽衣-------、玎----^---A -,Γ (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局貞工消費合作社印製 -27- 本纸張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)

Claims (1)

  1. 經濟部中央標準局員工消費合作社印製 A8 B8 C8 , , D8 六、申請專利範園 1. 一種半導體裝置,係包含一導電結構,在一基底上,該 導電結構包含一第一導電層與一第二導電層(46 , 1054 與1064),其中: 該第一導電層具有第一區(44 , 1032)與一第二區(4分 ,1022),其中: 該第一區(44,1032)比第二區較接近第二導電層; 該第一區(44,1032)具有一連續漸變區,包含有一金 屬元素; 在連續漸變區内的金屬元素原子濃度會隨與第二導_電 層的距離增加而增加; 該第二區(46,1022)包含該金屬元素;以及 在該第二區(46,1 022).内妁金屬元素原子濃度高於在 .連續漸變區内的平均金屬元素原子濃度;以及 該第二導電層(4f, 1054與1064)比該第一導電層具 肴更高的導電性。 2. —種半導體裝置,係包含一導電結構,在一基底上,該 導電結構包含一第一導電層與一第二導電層,其中: 該第一導電層具有第一區,第二區與一第三區,其中: 該弟二區位於弟一區與弟二區之間; 該第三區比起第一區與第二區,是最靠近該第二導電 層; 該第一區與第三區包含有一金屬元素;以及 該第二區包含該金屬元素與氮,其中第二區的氮濃度 南於弟一區與弟 區的氯1 k度,以及 -28- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ---------Μ------ΐτ------- i ^ (請先閱讀背面之注意事項再填寫本頁) ABCD 經濟部中央標準局員工消費合作社印製 ''中請專利範圍 該第二導電層(1〇54與1〇64)大部分是鋼。 3-—種形成半導體裝置的製法,係包含以下步骤: 提供包含有一濺鍍靶的一製程室(100),該藏鍍靶具有 —第一層(104)與一第二層(102),其中: / 該第.一層(104)具有一第一组成;以及 该第二層(1 02)具有一第二組成,與該第—組成不同; 將一基底(II4)安置到該製程室(1〇〇)内,其中該基底 (Π4)具有一金屬導電層; 在該製程室(1 00)内產生貴氣電漿; 利用該貴氣電漿,在該基底(114)上形成—第一層(116) 在該基底(114)上,其中該第一層(116)具有介於該第一組 成與該第二组成之間的组成; 將:氳氣流入該製程室中,以形成貴氣_氮氣電漿;以及 利用該貴氣-氮氣電漿,在該基底〇14)上形成一第二層 (118),其中該第二層(118)具有與該第一组成相同的组成。65 4. 一種形成半導體裝置的製法,係包含以下步驟: 提供包含有一濺鍍靶的一製程室(〗〇〇); 和一基底(1100)安置到該製程室(100)内; 在踌製程室(100)内產生貴氣-氮氣電漿; 沉積出具有一第—層(1022)與一第二層(1032)的— 障層,其中該沉積製程包含以下步驟: —随 利用該貴氣-氮氣電漿,在基底(i i〇〇)上形成〜 (1022); 〜層 停止氮氣流進該製程室中,將該貴氣-氮氣電弊 永轉 _ ___-29- 本紙張尺度適用家標準(CNS ) A4規;公潑) |~^^------1T-------- •.1 ' (請先閱讀背面之注意事項再填寫本頁) A8 B8 C8 , , D8 六、申請專利範圍 換成貴氣電漿;. 利用該貴氣電漿,形成第二層(1032),其中: 、 該第二層(1032)是在該第一層(1022)上形成; 該第二層(1032)包含金屬元件及氮; , 該第二層(1 03 2)包含一連續漸變區,其中該連續漸 變/區中的氮濃度是隨著該第一層(1022)的距離增加而 減少; 在該第二層(103 2)上,形成一第三層(1054與1064), 其中該第三層(1054與.1064)是一導電層;以及 去除掉該第一,第二與第三層的部分(1022,1032, 10 54與1064),以形成一導電結構。 -------,--^------ΐτ----.---I r / (請先閱讀背面之注意事項再填寫本頁). 經濟部中央標準局員工消費合作社印製 -30- 本纸張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105140199A (zh) * 2015-08-11 2015-12-09 上海华虹宏力半导体制造有限公司 顶层金属薄膜结构以及铝制程工艺方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW593733B (en) * 1999-04-27 2004-06-21 Tokyo Electron Ltd CVD TaN plug formation from tantalum halide precursors
JP5053471B2 (ja) * 1999-05-11 2012-10-17 株式会社東芝 配線膜の製造方法と電子部品の製造方法
KR100436134B1 (ko) * 1999-12-30 2004-06-14 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법
JP2002334882A (ja) * 2001-05-09 2002-11-22 Sony Corp 半導体装置およびその製造方法
JP5016286B2 (ja) * 2006-10-12 2012-09-05 ローム株式会社 半導体装置および半導体装置の製造方法
CN101512730A (zh) 2006-10-12 2009-08-19 株式会社爱发科 导电膜形成方法、薄膜晶体管、带有薄膜晶体管的面板以及薄膜晶体管的制造方法
JP2008186926A (ja) * 2007-01-29 2008-08-14 Fujitsu Ltd 半導体装置とその製造方法
KR20190043194A (ko) * 2017-10-17 2019-04-26 삼성디스플레이 주식회사 금속 배선 및 이를 포함하는 박막 트랜지스터
US10381315B2 (en) * 2017-11-16 2019-08-13 Samsung Electronics Co., Ltd. Method and system for providing a reverse-engineering resistant hardware embedded security module

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2891488B2 (ja) * 1989-11-15 1999-05-17 富士通株式会社 半導体装置及びその製造方法
US5231053A (en) * 1990-12-27 1993-07-27 Intel Corporation Process of forming a tri-layer titanium coating for an aluminum layer of a semiconductor device
JPH0786397A (ja) * 1993-09-14 1995-03-31 Matsushita Electron Corp 半導体装置の製造方法
JPH07193025A (ja) * 1993-11-22 1995-07-28 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPH07283219A (ja) * 1994-04-13 1995-10-27 Sanyo Electric Co Ltd 半導体装置および半導体装置の製造方法および半導体装 置の製造装置
JP2757796B2 (ja) * 1994-11-10 1998-05-25 日本電気株式会社 半導体集積回路装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105140199A (zh) * 2015-08-11 2015-12-09 上海华虹宏力半导体制造有限公司 顶层金属薄膜结构以及铝制程工艺方法
CN105140199B (zh) * 2015-08-11 2018-06-29 上海华虹宏力半导体制造有限公司 顶层金属薄膜结构以及铝制程工艺方法

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