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TW202444218A - 鐵電記憶體結構 - Google Patents

鐵電記憶體結構 Download PDF

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陳旻政
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Abstract

一種鐵電記憶體結構，包括基底、第一導線、第一介電層、通道柱、第二導線、閘極柱、第二介電層與鐵電材料層。第一導線位在基底上。第一介電層位在第一導線上。通道柱位在第一導線上，且位在第一介電層中。第二導線位在第一介電層與通道柱上。閘極柱穿過第二導線，且位在通道柱中。第二介電層位在閘極柱與第一導線之間、閘極柱與通道柱之間以及閘極柱與第二導線之間。鐵電材料層位在閘極柱與第二介電層之間。

Description

鐵電記憶體結構
本發明實施例是有關於一種記憶體結構，且特別是有關於一種鐵電記憶體(ferroelectric memory)結構。
鐵電記憶體為一種非揮發性記憶體，且具有存入的資料在斷電後也不會消失的優點。此外，相較於其他非揮發性記憶體，鐵電記憶體具有可靠度高與操作速度快等特點。此外，美國專利第9,281,044號(US 9,281,044)公開了一種包括鐵電場效電晶體(FeFET)的記憶體陣列。然而，如何進一步縮小鐵電記憶體的元件尺寸以及提升鐵電記憶體的電性表現為持續努力的目標。
本發明提供一種鐵電記憶體結構，其可具有較小的元件尺寸以及較佳的電性表現。
本發明提出一種鐵電記憶體結構，包括基底、第一導線、第一介電層、通道柱、第二導線、閘極柱、第二介電層與鐵電材料層。第一導線位在基底上。第一介電層位在第一導線上。通道柱位在第一導線上，且位在第一介電層中。第二導線位在第一介電層與通道柱上。閘極柱穿過第二導線，且位在通道柱中。第二介電層位在閘極柱與第一導線之間、閘極柱與通道柱之間以及閘極柱與第二導線之間。鐵電材料層位在閘極柱與第二介電層之間。
依照本發明的一實施例所述，在上述鐵電記憶體結構中，通道柱可位在第一導線與第二導線之間。
依照本發明的一實施例所述，在上述鐵電記憶體結構中，通道柱可直接接觸第一導線與第二導線。
依照本發明的一實施例所述，在上述鐵電記憶體結構中，通道柱的材料可包括氧化物半導體(oxide semiconductor，OS)。
依照本發明的一實施例所述，在上述鐵電記憶體結構中，通道柱的材料可包括氧化銦鎵鋅(IGZO)。
依照本發明的一實施例所述，在上述鐵電記憶體結構中，通道柱的頂面與第一介電層的頂面可為共平面。
依照本發明的一實施例所述，在上述鐵電記憶體結構中，閘極柱的頂面、鐵電材料層的頂面與第二介電層的頂面可為共平面。
依照本發明的一實施例所述，在上述鐵電記憶體結構中，第二介電層可位在鐵電材料層與第一導線之間、鐵電材料層與通道柱之間以及鐵電材料層與第二導線之間。
依照本發明的一實施例所述，在上述鐵電記憶體結構中，通道柱的上視圖案可環繞閘極柱的上視圖案、鐵電材料層的上視圖案與第二介電層的上視圖案。
依照本發明的一實施例所述，在上述鐵電記憶體結構中，第二導線的上視圖案可環繞閘極柱的上視圖案、鐵電材料層的上視圖案與第二介電層的上視圖案。
依照本發明的一實施例所述，在上述鐵電記憶體結構中，第二介電層的上視圖案可環繞閘極柱的上視圖案與鐵電材料層的上視圖案。
依照本發明的一實施例所述，在上述鐵電記憶體結構中，鐵電材料層的上視圖案可環繞閘極柱的上視圖案。
依照本發明的一實施例所述，在上述鐵電記憶體結構中，鐵電材料層的材料可包括氧化鉿鋯(HfZrO x)。
依照本發明的一實施例所述，在上述鐵電記憶體結構中，更可包括第三導線。第三導線電性連接於閘極柱。
依照本發明的一實施例所述，在上述鐵電記憶體結構中，第三導線可位在閘極柱上。
依照本發明的一實施例所述，在上述鐵電記憶體結構中，第三導線更可位在鐵電材料層與第二介電層上。
依照本發明的一實施例所述，在上述鐵電記憶體結構中，第三導線的延伸方向可相交於第一導線的延伸方向與第二導線的延伸方向。
依照本發明的一實施例所述，在上述鐵電記憶體結構中，更可包括第三介電層。第三介電層位在第二導線上。
依照本發明的一實施例所述，在上述鐵電記憶體結構中，閘極柱可穿過第三介電層。
依照本發明的一實施例所述，在上述鐵電記憶體結構中，第三導線可位在第三介電層上。
基於上述，在本發明所提出的鐵電記憶體結構中，第一介電層位在第一導線上。通道柱位在第一導線上，且位在第一介電層中。第二導線位在第一介電層與通道柱上。閘極柱穿過第二導線，且位在通道柱中。第二介電層位在閘極柱與第一導線之間、閘極柱與通道柱之間以及閘極柱與第二導線之間。鐵電材料層位在閘極柱與第二介電層之間。因此，本發明所提出的鐵電記憶體結構可具有較小的元件尺寸、較大的閘極寬度以及較佳的電性表現(如，低漏電流與低寄生電容等)。此外，本發明所提出的鐵電記憶體結構可輕易地與其他半導體元件的製程進行整合。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
下文列舉實施例並配合附圖來進行詳細地說明，但所提供的實施例並非用以限制本發明所涵蓋的範圍。為了方便理解，在下述說明中相同的構件將以相同的符號標示來說明。此外，附圖僅以說明為目的，並未依照原尺寸作圖。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1為根據本發明的一些實施例的鐵電記憶體結構的剖面圖。圖2為圖1中的部分構件的上視圖。圖3為圖1中的部分構件的立體圖。圖1為沿著圖3中的I-I’剖面線的剖面圖。圖4為圖1中的部分構件的立體圖。在圖2至圖4中，省略圖1中的部分構件，以清楚說明圖2至圖4中的構件之間的位置關係。
請參照圖1至圖4，鐵電記憶體結構10包括基底100、導線102、介電層104、通道柱106、導線108、閘極柱110、介電層112與鐵電材料層114。在一些實施例中，基底100可為半導體基底，如矽基底。在圖中雖未示出，但在基底100上可具有所需的構件(如，介電層、內連線結構、主動元件及/或被動元件等)。在一些實施例中，導線102可用以作為源極線，且導線108可用以作為位元線，但本發明並不以此為限。在另一些實施例中，導線102可用以作為位元線，且導線108可用以作為源極線。
導線102位在基底100上。在一些實施例中，如圖3所示，導線102可在延伸方向D1上延伸。在一些實施例中，導線102的材料可包括金屬等導電材料。在一些實施例中，導線102的材料可包括鎢、銅或鋁。
介電層104位在導線102上。在一些實施例中，介電層104的材料可包括氧化矽。
通道柱106位在導線102上，且位在介電層104中。在一些實施例中，通道柱106的頂面S1與介電層104的頂面S2可為共平面。在一些實施例中，通道柱106的材料可包括氧化物半導體。在一些實施例中，通道柱106的材料可包括氧化銦鎵鋅(IGZO)。
導線108位在介電層104與通道柱106上。在一些實施例中，通道柱106可位在導線102與導線108之間。在一些實施例中，通道柱106可直接接觸導線102與導線108。在一些實施例中，如圖3所示，導線108可在延伸方向D2上延伸。在一些實施例中，導線108的延伸方向D2可平行於導線102的延伸方向D1。在一些實施例中，導線108的材料可包括金屬等導電材料。在一些實施例中，導線108的材料可包括鎢、銅或鋁。
閘極柱110穿過導線108，且位在通道柱106中。在一些實施例中，閘極柱110的材料可包括金屬等導電材料。在一些實施例中，閘極柱110的材料可包括鎢、銅或鋁。
介電層112位在閘極柱110與導線102之間、閘極柱110與通道柱106之間以及閘極柱110與導線108之間。在一些實施例中，介電層112的材料可包括氧化矽或高介電常數材料。
鐵電材料層114位在閘極柱110與介電層112之間。在一些實施例中，介電層112可位在鐵電材料層114與導線102之間、鐵電材料層114與通道柱106之間以及鐵電材料層114與導線108之間。在一些實施例中，閘極柱110的頂面S3、鐵電材料層114的頂面S4與介電層112的頂面S5可為共平面。在一些實施例中，鐵電材料層114的材料可包括氧化鉿鋯。
在一些實施例中，如圖2與圖4所示，通道柱106的上視圖案可環繞閘極柱110的上視圖案、鐵電材料層114的上視圖案與介電層112的上視圖案。由於通道柱106的上視圖案可環繞閘極柱110的上視圖案，因此通道柱106可稱為「環繞式通道(channel-all-around，CAA)」。在一些實施例中，如圖2與圖4所示，導線108的上視圖案可環繞閘極柱110的上視圖案、鐵電材料層114的上視圖案與介電層112的上視圖案。在一些實施例中，如圖2與圖4所示，介電層112的上視圖案可環繞閘極柱110的上視圖案與鐵電材料層114的上視圖案。在一些實施例中，如圖2與圖4所示，鐵電材料層114的上視圖案可環繞閘極柱110的上視圖案。
鐵電記憶體結構10更可包括導線116。導線116電性連接於閘極柱110。導線116可位在閘極柱110上。在一些實施例中，導線116更可位在鐵電材料層114與介電層112上。在一些實施例中，導線116可用以作為字元線。在一些實施例中，如圖3所示，導線116可在延伸方向D3上延伸。在一些實施例中，導線116的延伸方向D3可相交於導線102的延伸方向D1與導線108的延伸方向D2。在一些實施例中，導線116的延伸方向D3可垂直於導線102的延伸方向D1與導線108的延伸方向D2。在一些實施例中，導線116的材料可包括金屬等導電材料。在一些實施例中，導線116的材料可包括鎢、銅或鋁。
鐵電記憶體結構10更可包括介電層118。介電層118位在導線108上。閘極柱110可穿過介電層118。在一些實施例中，介電層112可位在閘極柱110與介電層118之間。在一些實施例中，介電層112可位在鐵電材料層114與介電層118之間。在一些實施例中，導線116可位在介電層118上。在一些實施例中，閘極柱110的頂面S3、鐵電材料層114的頂面S4、介電層112的頂面S5與介電層118的頂面S6可為共平面。在一些實施例中，介電層116的材料可包括氧化矽。
在一些實施例中，如圖1與圖3所示，記憶胞MC可位在導線108的上視圖案與導線116的上視圖案的相交處。記憶胞MC可包括導線102、通道柱106、導線108、閘極柱110、介電層112與鐵電材料層114。在一些實施例中，多個記憶胞MC可形成記憶胞陣列。在一些實施例中，多個記憶胞MC1可堆疊形成三維記憶體陣列。
基於上述實施例可知，在鐵電記憶體結構10中，介電層104位在導線102上。通道柱106位在導線102上，且位在介電層104中。導線108位在介電層104與通道柱106上。閘極柱110穿過導線108，且位在通道柱106中。介電層112位在閘極柱110與導線102之間、閘極柱110與通道柱106之間以及閘極柱110與導線108之間。鐵電材料層114位在閘極柱110與介電層112之間。因此，鐵電記憶體結構10可具有較小的元件尺寸、較大的閘極寬度以及較佳的電性表現(如，低漏電流與低寄生電容等)。此外，鐵電記憶體結構10可輕易地與其他半導體元件的製程進行整合。
綜上所述，上述實施例的鐵電記憶體結構可具有較小的元件尺寸、較大的閘極寬度以及較佳的電性表現，且可輕易地與其他半導體元件的製程進行整合。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10:鐵電記憶體結構 100:基底 102, 108, 116:導線 104, 112, 118:介電層 106:通道柱 110:閘極柱 114:鐵電材料層 D1, D2, D3:延伸方向 MC:記憶胞 S1, S2, S3, S4, S5, S6:頂面
圖1為根據本發明的一些實施例的鐵電記憶體結構的剖面圖。 圖2為圖1中的部分構件的上視圖。 圖3為圖1中的部分構件的立體圖。 圖4為圖1中的部分構件的立體圖。
10:鐵電記憶體結構
100:基底
102,108,116:導線
104,112,118:介電層
106:通道柱
110:閘極柱
114:鐵電材料層
MC:記憶胞
S1,S2,S3,S4,S5,S6:頂面

Claims (20)

  1. 一種鐵電記憶體結構，包括： 基底； 第一導線，位在所述基底上； 第一介電層，位在所述第一導線上； 通道柱，位在所述第一導線上，且位在所述第一介電層中； 第二導線，位在所述第一介電層與所述通道柱上； 閘極柱，穿過所述第二導線，且位在所述通道柱中； 第二介電層，位在所述閘極柱與所述第一導線之間、所述閘極柱與所述通道柱之間以及所述閘極柱與所述第二導線之間；以及 鐵電材料層，位在所述閘極柱與所述第二介電層之間。
  2. 如請求項1所述的鐵電記憶體結構，其中所述通道柱位在所述第一導線與所述第二導線之間。
  3. 如請求項1所述的鐵電記憶體結構，其中所述通道柱直接接觸所述第一導線與所述第二導線。
  4. 如請求項1所述的鐵電記憶體結構，其中所述通道柱的材料包括氧化物半導體。
  5. 如請求項4所述的鐵電記憶體結構，其中所述通道柱的材料包括氧化銦鎵鋅。
  6. 如請求項1所述的鐵電記憶體結構，其中所述通道柱的頂面與所述第一介電層的頂面為共平面。
  7. 如請求項1所述的鐵電記憶體結構，其中所述閘極柱的頂面、所述鐵電材料層的頂面與所述第二介電層的頂面為共平面。
  8. 如請求項1所述的鐵電記憶體結構，其中所述第二介電層位在所述鐵電材料層與所述第一導線之間、所述鐵電材料層與所述通道柱之間以及所述鐵電材料層與所述第二導線之間。
  9. 如請求項1所述的鐵電記憶體結構，其中所述通道柱的上視圖案環繞所述閘極柱的上視圖案、所述鐵電材料層的上視圖案與所述第二介電層的上視圖案。
  10. 如請求項1所述的鐵電記憶體結構，其中所述第二導線的上視圖案環繞所述閘極柱的上視圖案、所述鐵電材料層的上視圖案與所述第二介電層的上視圖案。
  11. 如請求項1所述的鐵電記憶體結構，其中所述第二介電層的上視圖案環繞所述閘極柱的上視圖案與所述鐵電材料層的上視圖案。
  12. 如請求項1所述的鐵電記憶體結構，其中所述鐵電材料層的上視圖案環繞所述閘極柱的上視圖案。
  13. 如請求項1所述的鐵電記憶體結構，其中所述鐵電材料層的材料包括氧化鉿鋯。
  14. 如請求項1所述的鐵電記憶體結構，更包括： 第三導線，電性連接於所述閘極柱。
  15. 如請求項14所述的鐵電記憶體結構，其中所述第三導線位在所述閘極柱上。
  16. 如請求項15所述的鐵電記憶體結構，其中所述第三導線更位在所述鐵電材料層與所述第二介電層上。
  17. 如請求項14所述的鐵電記憶體結構，其中所述第三導線的延伸方向相交於所述第一導線的延伸方向與所述第二導線的延伸方向。
  18. 如請求項14所述的鐵電記憶體結構，更包括： 第三介電層，位在所述第二導線上。
  19. 如請求項18所述的鐵電記憶體結構，其中所述閘極柱穿過所述第三介電層。
  20. 如請求項18所述的鐵電記憶體結構，其中所述第三導線位在所述第三介電層上。
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