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TW202420099A - 資料讀取方法、記憶體儲存裝置及記憶體控制電路單元 - Google Patents

資料讀取方法、記憶體儲存裝置及記憶體控制電路單元 Download PDF

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TW202420099A
TW202420099A TW111142461A TW111142461A TW202420099A TW 202420099 A TW202420099 A TW 202420099A TW 111142461 A TW111142461 A TW 111142461A TW 111142461 A TW111142461 A TW 111142461A TW 202420099 A TW202420099 A TW 202420099A
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群聯電子股份有限公司
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Abstract

一種資料讀取方法、記憶體儲存裝置及記憶體控制電路單元。所述方法包括：從主機系統接收讀取指令，其指示從至少一邏輯單元讀取資料，且所述至少一邏輯單元映射至第一實體單元；獲得所述第一實體單元中的至少二相鄰記憶胞的狀態資訊；根據所述狀態資訊決定對應於所述至少二相鄰記憶胞的電性參數偏移值；以及根據所述電性參數偏移值發送讀取指令序列，其指示基於至少一電性參數來讀取所述第一實體單元，且所述至少一電性參數受所述電性參數偏移值控制。

Description

資料讀取方法、記憶體儲存裝置及記憶體控制電路單元
本發明是有關於一種記憶體管理技術，且特別是有關於一種資料讀取方法、記憶體儲存裝置及記憶體控制電路單元。
行動電話與筆記型電腦等可攜式電子裝置在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式電子裝置中。
然而，在追求縮小可複寫式非揮發性記憶體模組的體積的同時，可複寫式非揮發性記憶體模組中的記憶胞之間的距離也更加靠近，進而導致記憶胞之間的電性干擾也越顯著。因此，如何降低記憶胞之間的電性干擾並提高從記憶胞中讀取資料的穩定性，實為本領域技術人員所致力研究的課題之一。
本發明提供一種資料讀取方法、記憶體儲存裝置及記憶體控制電路單元，可降低記憶胞之間的電性干擾並提高從記憶胞中讀取資料的穩定性。
本發明的範例實施例提供一種資料讀取方法，其用於可複寫式非揮發性記憶體模組，所述可複寫式非揮發性記憶體模組包括多個實體單元，所述資料讀取方法包括：從主機系統接收讀取指令，其中所述讀取指令指示從至少一邏輯單元讀取資料，且所述至少一邏輯單元映射至所述多個實體單元中的第一實體單元；獲得所述第一實體單元中的至少二相鄰記憶胞的狀態資訊；根據所述狀態資訊決定對應於所述至少二相鄰記憶胞的電性參數偏移值；以及根據所述電性參數偏移值發送讀取指令序列，其中所述讀取指令序列指示基於至少一電性參數來讀取所述第一實體單元，且所述至少一電性參數受所述電性參數偏移值控制。
在本發明的一範例實施例中，所述至少二相鄰記憶胞包括第一記憶胞與第二記憶胞，所述第一記憶胞與所述第二記憶胞分別位於所述可複寫式非揮發性記憶體模組中彼此相鄰的不同位元線上。
在本發明的一範例實施例中，所述電性參數偏移值包括讀取準位偏移值，且所述讀取準位偏移值用以控制在從所述第一記憶胞讀取資料的期間，施加至所述第一記憶胞的讀取電壓準位。
在本發明的一範例實施例中，所述電性參數偏移值包括導通電壓偏移值，且所述導通電壓偏移值用以控制在從所述第一記憶胞讀取資料的期間，施加至所述第二記憶胞的導通電壓。
在本發明的一範例實施例中，所述至少二相鄰記憶胞的所述狀態資訊反映所述至少二相鄰記憶胞各別的臨界電壓所對應的電壓區間。
在本發明的一範例實施例中，所述至少二相鄰記憶胞包括第一記憶胞與第二記憶胞，且根據所述狀態資訊決定對應於所述至少二相鄰記憶胞的所述電性參數偏移值的步驟包括：根據所述第一記憶胞的狀態資訊與所述第二記憶胞的狀態資訊決定分組資訊；以及根據所述分組資訊決定對應於所述至少二相鄰記憶胞的所述電性參數偏移值。
在本發明的一範例實施例中，獲得所述第一實體單元中的所述至少二相鄰記憶胞的所述狀態資訊的步驟包括：發送讀取指令序列，以指示從所述第一實體單元讀取資料；以及根據所讀取的所述資料獲得所述至少二相鄰記憶胞的所述狀態資訊。
在本發明的一範例實施例中，所述的資料讀取方法更包括：判斷所述可複寫式非揮發性記憶體模組的風險狀態是否超出容許範圍；以及響應於所述風險狀態超出所述容許範圍，啟用電性參數的調整機制，以獲得所述至少二相鄰記憶胞的所述狀態資訊。
本發明的範例實施例另提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述可複寫式非揮發性記憶體模組包括多個實體單元。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述記憶體控制電路單元用以：從所述主機系統接收讀取指令，其中所述讀取指令指示從至少一邏輯單元讀取資料，且所述至少一邏輯單元映射至所述多個實體單元中的第一實體單元；獲得所述第一實體單元中的至少二相鄰記憶胞的狀態資訊；根據所述狀態資訊決定對應於所述至少二相鄰記憶胞的電性參數偏移值；以及根據所述電性參數偏移值發送讀取指令序列，其中所述讀取指令序列指示基於至少一電性參數來讀取所述第一實體單元，且所述至少一電性參數受所述電性參數偏移值控制。
在本發明的一範例實施例中，所述至少二相鄰記憶胞包括第一記憶胞與第二記憶胞，且所述記憶體控制電路單元根據所述狀態資訊決定對應於所述至少二相鄰記憶胞的所述電性參數偏移值的操作包括：根據所述第一記憶胞的狀態資訊與所述第二記憶胞的狀態資訊決定分組資訊；以及根據所述分組資訊決定對應於所述至少二相鄰記憶胞的所述電性參數偏移值。
在本發明的一範例實施例中，所述記憶體控制電路單元獲得所述第一實體單元中的所述至少二相鄰記憶胞的所述狀態資訊的操作包括：發送讀取指令序列，以指示從所述第一實體單元讀取資料；以及根據所讀取的所述資料獲得所述至少二相鄰記憶胞的所述狀態資訊。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以：判斷所述可複寫式非揮發性記憶體模組的風險狀態是否超出容許範圍；以及響應於所述風險狀態超出所述容許範圍，啟用電性參數的調整機制，以獲得所述至少二相鄰記憶胞的所述狀態資訊。
本發明的範例實施例提供一種記憶體控制電路單元，其包括主機介面、記憶體介面及記憶體管理電路。所述主機介面用以耦接至主機系統。所述記憶體介面用以耦接至可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組包括多個實體單元。所述記憶體管理電路耦接至所述主機介面與所述記憶體介面。所述記憶體管理電路用以：從所述主機系統接收讀取指令，其中所述讀取指令指示從至少一邏輯單元讀取資料，且所述至少一邏輯單元映射至所述多個實體單元中的第一實體單元；獲得所述第一實體單元中的至少二相鄰記憶胞的狀態資訊；根據所述狀態資訊決定對應於所述至少二相鄰記憶胞的電性參數偏移值；以及根據所述電性參數偏移值發送讀取指令序列，其中所述讀取指令序列指示基於至少一電性參數來讀取所述第一實體單元，且所述至少一電性參數受所述電性參數偏移值控制。
在本發明的一範例實施例中，所述至少二相鄰記憶胞包括第一記憶胞與第二記憶胞，且所述記憶體管理電路根據所述狀態資訊決定對應於所述至少二相鄰記憶胞的所述電性參數偏移值的操作包括：根據所述第一記憶胞的狀態資訊與所述第二記憶胞的狀態資訊決定分組資訊；以及根據所述分組資訊決定對應於所述至少二相鄰記憶胞的所述電性參數偏移值。
在本發明的一範例實施例中，所述記憶體管理電路獲得所述第一實體單元中的所述至少二相鄰記憶胞的所述狀態資訊的操作包括：發送讀取指令序列，以指示從所述第一實體單元讀取資料；以及根據所讀取的所述資料獲得所述至少二相鄰記憶胞的所述狀態資訊。
在本發明的一範例實施例中，所述記憶體管理電路更用以：判斷所述可複寫式非揮發性記憶體模組的風險狀態是否超出容許範圍；以及響應於所述風險狀態超出所述容許範圍，啟用電性參數的調整機制，以獲得所述至少二相鄰記憶胞的所述狀態資訊。
基於上述，在從主機系統接收讀取指令後，待讀取的第一實體單元中的至少二相鄰記憶胞的狀態資訊可被獲得，且對應於所述至少二相鄰記憶胞的電性參數偏移值可根據所述狀態資訊而決定。爾後，讀取指令序列可根據所述電性參數偏移值而被發送，以指示基於至少一電性參數來讀取所述第一實體單元。特別是，所述至少一電性參數可受所述電性參數偏移值控制。藉此，可降低記憶胞之間的電性干擾並提高從記憶胞中讀取資料的穩定性。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。記憶體儲存裝置可與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11可包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可耦接至系統匯流排(system bus)110。
在一範例實施例中，主機系統11可透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11可透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在一範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。
在一範例實施例中，記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，主機系統11為電腦系統。在一範例實施例中，主機系統11可為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。在一範例實施例中，記憶體儲存裝置10與主機系統11可分別包括圖3的記憶體儲存裝置30與主機系統31。
圖3是根據本發明的範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
請參照圖3，記憶體儲存裝置30可與主機系統31搭配使用以儲存資料。例如，主機系統31可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統。例如，記憶體儲存裝置30可為主機系統31所使用的安全數位(Secure Digital, SD)卡32、小型快閃(Compact Flash, CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的範例實施例所繪示的記憶體儲存裝置的示意圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元41、記憶體控制電路單元42與可複寫式非揮發性記憶體模組43。
連接介面單元41用以將記憶體儲存裝置10耦接主機系統11。記憶體儲存裝置10可經由連接介面單元41與主機系統11通訊。在一範例實施例中，連接介面單元41是相容於高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準。在一範例實施例中，連接介面單元41亦可以是符合序列先進附件(Serial Advanced Technology Attachment, SATA)標準、並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元41可與記憶體控制電路單元42封裝在一個晶片中，或者連接介面單元41是佈設於一包含記憶體控制電路單元42之晶片外。
記憶體控制電路單元42耦接至連接介面單元41與可複寫式非揮發性記憶體模組43。記憶體控制電路單元42用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組43中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組43用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組43可包括單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、二階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、三階記憶胞(Triple Level Cell, TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、四階記憶胞(Quad Level Cell, QLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存4個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組43中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組43中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
在一範例實施例中，可複寫式非揮發性記憶體模組43的記憶胞可構成多個實體程式化單元，並且此些實體程式化單元可構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞可組成一或多個實體程式化單元。若一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元可至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit, LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit, MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在一範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元可為實體頁(page)或是實體扇(sector)。若實體程式化單元為實體頁，則此些實體程式化單元可包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在一範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
在一範例實施例中，可複寫式非揮發性記憶體模組43中的記憶胞是以三維陣列的方式設置。然而，在另一範例實施例中，可複寫式非揮發性記憶體模組43中的記憶胞則是以二維陣列的方式設置。
圖5A是根據本發明的範例實施例所繪示的三維記憶胞陣列的示意圖。
請參照圖5A，記憶胞陣列51包括用以儲存資料的多個記憶胞52、多個位元線組531~534及多個字元線層541~548。位元線組531~534彼此獨立(例如彼此分離)並且沿第一方向(例如X軸方向)排列。位元線組531~534中的每一個位元線組包括彼此獨立(例如彼此分離)的多條位元線530。每一位元線組中的位元線530沿第二方向(例如Y軸方向)排列並且往第三方向(例如Z軸方向)延伸。字元線層541~548彼此獨立(例如彼此分離)並且沿第三方向堆疊設置。
在一範例實施例中，字元線層541~548中的每一個字元線層亦可視為一個字元線平面。每一個記憶胞52被配置於位元線組531~534中的每一位元線530與字元線層541~548之間的每一個交錯處。
須注意的是，圖5A的記憶胞陣列51只是一個範例，在其他未提及的範例實施例中，記憶胞52的總數、位元線組531~534的總數及字元線層541~548的總數皆可能不同。此外，在另一範例實施例中，一個位元線組可以包括更多或更少的位元線，並且一個字元線層也可以讓更多或更少的位元線組通過。或者，在一範例實施例中，可複寫式非揮發性記憶體模組43中的記憶胞亦可以透過其他方式配置，本發明不加以限制。
圖5B是根據本發明的範例實施例所繪示的三維記憶胞陣列之等效電路的示意圖。
請參照圖5A與圖5B，電晶體單元521(1)~521(n)可位於字元線層541。電晶體單元522(1)~522(n)可位於字元線層542。電晶體單元523(1)~523(n)可位於字元線層543。電晶體單元528(1)~528(n)可位於字元線層548。一個電晶體單元可等效為一個記憶胞。位元線組531可包括位元線531(1)~531(n)。位元線531(1)串接電晶體單元521(1)、電晶體單元522(1)、電晶體單元523(1)…及電晶體單元528(1)。位元線531(2)串接電晶體單元521(2)、電晶體單元522(2)、電晶體單元523(2)…及電晶體單元528(2)。位元線531(3)串接電晶體單元521(3)、電晶體單元522(3)、電晶體單元523(3)…及電晶體單元528(3)。依此類推，位元線531(n)串接電晶體單元521(n)、電晶體單元522(n)、電晶體單元523(n)…及電晶體單元528(n)。
字元線551位於字元線層541。字元線552位於字元線層542。字元線553位於字元線層543。依此類推，字元線558位於字元線層548。字元線551串接電晶體單元521(1)~521(n)。字元線552串接電晶體單元522(1)~522(n)。字元線553串接電晶體單元523(1)~523(n)。字元線558串接電晶體單元528(1)~528(n)。須注意的是，圖5B僅繪示圖5A中各字元線層中一部分的構件，其餘部分可依此類推。
在本範例實施例中，同一個字元線所串接的電晶體單元之總數可等於一個實體單元所包含的記憶胞之總數。例如，電晶體單元521(1)~521(n)包含於實體單元561，電晶體單元522(1)~522(n)包含於實體單元562，電晶體單元523(1)~523(n)包含於實體單元563，並且電晶體單元528(1)~528(n)包含於實體單元568。以實體單元561為例，當欲讀取實體單元561所儲存的資料時，電晶體單元521(1)~521(n)的儲存狀態可同時被讀取；此外，當欲將資料存入實體單元561時，電晶體單元521(1)~521(n)可同時被程式化。
在一範例實施例中，實體單元561~568所各別包含的記憶胞之總數皆等於一個實體程式化單元所包含的記憶胞之總數。亦即，在一範例實施例中，實體單元561~568分別視為一個實體程式化單元。在一範例實施例中，實體單元561~568的至少其中之一亦可包括多個實體程式化單元。
圖6是根據本發明的範例實施例所繪示的記憶體控制電路單元的示意圖。
請參照圖6，記憶體控制電路單元42包括記憶體管理電路61、主機介面62及記憶體介面63。記憶體管理電路61用以控制記憶體控制電路單元42的整體運作。具體來說，記憶體管理電路61具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路61的操作時，等同於說明記憶體控制電路單元42的操作。
在一範例實施例中，記憶體管理電路61的控制指令是以韌體型式來實作。例如，記憶體管理電路61具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在一範例實施例中，記憶體管理電路61的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組43的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路61具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元42被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組43中之控制指令載入至記憶體管理電路61的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
在一範例實施例中，記憶體管理電路61的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路61包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組43的記憶胞或記憶胞群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組43下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組43中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組43下達讀取指令序列以從可複寫式非揮發性記憶體模組43中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組43下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組43中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組43的資料以及從可複寫式非揮發性記憶體模組43中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組43執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路61還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組43以指示執行相對應的操作。
主機介面62是耦接至記憶體管理電路61。記憶體管理電路61可透過主機介面62與主機系統11通訊。主機介面62可用以接收與識別主機系統11所傳送的指令與資料。例如，主機系統11所傳送的指令與資料可透過主機介面62來傳送至記憶體管理電路61。此外，記憶體管理電路61可透過主機介面62將資料傳送至主機系統11。在本範例實施例中，主機介面62是相容於PCI Express標準。然而，必須瞭解的是本發明不限於此，主機介面62亦可以是相容於SATA標準、PATA標準、IEEE 1394標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面63是耦接至記憶體管理電路61並且用以存取可複寫式非揮發性記憶體模組43。例如，記憶體管理電路61可透過記憶體介面63存取可複寫式非揮發性記憶體模組43。也就是說，欲寫入至可複寫式非揮發性記憶體模組43的資料會經由記憶體介面63轉換為可複寫式非揮發性記憶體模組43所能接受的格式。具體來說，若記憶體管理電路61要存取可複寫式非揮發性記憶體模組43，記憶體介面63會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收操作等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路61產生並且透過記憶體介面63傳送至可複寫式非揮發性記憶體模組43。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
在一範例實施例中，記憶體控制電路單元42還包括錯誤檢查與校正電路64、緩衝記憶體65及電源管理電路66。
錯誤檢查與校正電路64是耦接至記憶體管理電路61並且用以執行錯誤檢查與校正操作以確保資料的正確性。具體來說，當記憶體管理電路61從主機系統11中接收到寫入指令時，錯誤檢查與校正電路64會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路61會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組43中。之後，當記憶體管理電路61從可複寫式非揮發性記憶體模組43中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路64會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。
緩衝記憶體65是耦接至記憶體管理電路61並且用以暫存資料。電源管理電路66是耦接至記憶體管理電路61並且用以控制記憶體儲存裝置10的電源。
在一範例實施例中，圖4的可複寫式非揮發性記憶體模組43可包括快閃記憶體模組。在一範例實施例中，圖4的記憶體控制電路單元42可包括快閃記憶體控制器。在一範例實施例中，圖6的記憶體管理電路61可包括快閃記憶體管理電路。
圖7是根據本發明的範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。
請參照圖7，記憶體管理電路61可將可複寫式非揮發性記憶體模組43中的實體單元710(0)~710(B)邏輯地分組至儲存區701與閒置(spare)區702。
儲存區701中的實體單元710(0)~710(A)用以儲存使用者資料(例如來自圖1的主機系統11的使用者資料)。例如，儲存區701中的實體單元710(0)~710(A)可儲存有效(valid)資料及/或無效(invalid)資料。閒置區702中的實體抹除單元710(A+1)~710(B)未儲存資料(例如有效資料)。例如，若某一個實體單元未儲存有效資料，則此實體單元可被關聯(或加入)至閒置區702。此外，閒置區702中的實體單元(或未儲存有效資料的實體單元)可被抹除。在寫入新資料時，一或多個實體單元可被從閒置區702中提取以儲存此新資料。在一範例實施例中，閒置區702亦稱為閒置池(free pool)。
記憶體管理電路61可配置邏輯單元712(0)~712(C)以映射儲存區701中的實體單元710(0)~710(A)。在一範例實施例中，每一個邏輯單元對應一個邏輯位址。例如，一個邏輯位址可包括一或多個邏輯區塊位址(Logical Block Address, LBA)或其他的邏輯管理單元。在一範例實施例中，一個邏輯單元也可對應一個邏輯程式化單元或者由多個連續或不連續的邏輯位址組成。
須注意的是，一個邏輯單元可被映射至一或多個實體單元。若某一實體單元當前有被某一邏輯單元映射，則表示此實體單元當前儲存的資料包括有效資料。反之，若某一實體單元當前未被任一邏輯單元映射，則表示此實體單元當前儲存的資料為無效資料。
記憶體管理電路61可將描述邏輯單元與實體單元之間的映射關係的管理資料(亦稱為邏輯至實體映射資訊)記錄於至少一邏輯至實體映射表。當圖1的主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路61可根據此邏輯至實體映射表中的資訊來存取可複寫式非揮發性記憶體模組43，以將資料存入可複寫式非揮發性記憶體模組43中或從可複寫式非揮發性記憶體模組43中讀取資料。
記憶體管理電路61可從圖1的主機系統11接收讀取指令。此讀取指令可指示從至少一邏輯單元讀取資料。所述至少一邏輯單元可映射至可複寫式非揮發性記憶體模組43中的至少一實體單元(亦稱為第一實體單元)。例如，第一實體單元可包括圖7中的實體單元710(0)~710(A)的至少其中之一。
記憶體管理電路61可獲得第一實體單元中的至少二相鄰記憶胞的狀態資訊。此狀態資訊可反映所述至少二相鄰記憶胞各別的臨界電壓所對應的電壓區間。
在一範例實施例中，所述至少二相鄰記憶胞可包括第一記憶胞與第二記憶胞。第一記憶胞與第二記憶胞可分別位於可複寫式非揮發性記憶體模組43中彼此相鄰的不同位元線上。此外，第二記憶胞的總數可為一或多個，只要與第一記憶胞在實體位置上(或實體空間中)相鄰即可。
記憶體管理電路61可根據所述狀態資訊決定對應於所述至少二相鄰記憶胞的一或多個電性參數偏移值。例如，所述電性參數偏移值可包括讀取準位偏移值、導通電壓偏移值或其組合。然後，記憶體管理電路61可根據此電性參數偏移值發送一或多個讀取指令序列。所述讀取指令序列可指示基於至少一電性參數來讀取第一實體單元，以獲得所述讀取指令所指示讀取的資料。特別是，所述至少一電性參數可由所述電性參數偏移值控制(例如決定、更新或調整)。例如，所述電性參數可包括讀取電壓準位、導通電壓或其組合。
在一範例實施例中，所述電性參數偏移值可包括讀取準位偏移值。此讀取準位偏移值可用以控制(例如決定、更新或調整)在從第一記憶胞讀取資料的期間，施加至第一記憶胞的讀取電壓準位。因此，根據所述讀取指令序列，在從第一記憶胞讀取資料的期間，可複寫式非揮發性記憶體模組43可基於所述讀取準位偏移值調整對應於第一記憶胞的讀取電壓準位並將調整後的讀取電壓準位施加至第一記憶胞。藉此，可提高從第一記憶胞讀取的資料的正確性。
在一範例實施例中，所述電性參數偏移值亦可包括導通電壓偏移值。此導通電壓偏移值可用以控制(例如決定、更新或調整)在從第一記憶胞讀取資料的期間，施加至第二記憶胞的導通電壓。因此，根據所述讀取指令序列，在從第一記憶胞讀取資料的期間，可複寫式非揮發性記憶體模組43可基於所述導通電壓偏移值調整對應於第二記憶胞的導通電壓並將調整後的導通電壓施加至第二記憶胞。藉此，可提高從第一記憶胞讀取的資料的正確性。
圖8是根據本發明的範例實施例所繪示的相鄰記憶胞的示意圖。
請參照圖8，實體單元861包括記憶胞821(1)~821(n)，實體單元862包括記憶胞822(1)~822(n)，且實體單元863包括記憶胞823(1)~823(n)。在平行於字元線平面的方向，記憶胞821(1)~821(n)經由字元線851串接，記憶胞822(1)~822(n)經由字元線852串接，且記憶胞823(1)~823(n)經由字元線853串接。此外，位元線831(1)串接記憶胞821(1)、822(1)及823(1)，位元線831(2)串接記憶胞821(2)、822(2)及823(2)，且位元線831(3)串接記憶胞821(3)、822(3)及823(3)。依此類推，位元線831(n)串接記憶胞821(n)、822(n)及823(n)。此外，位元線831(1)~831(n)屬於同一位元線組。
在圖8的範例實施例中，位元線831(i)相鄰於位元線831(i-1)(若存在)與831(i+1)(若存在)。因此，記憶胞821(i)相鄰於記憶胞821(i-1)(若存在)與821(i+1)(若存在)，記憶胞822(i)相鄰於記憶胞822(i-1)(若存在)與822(i+1)(若存在)，且記憶胞823(i)相鄰於記憶胞823(i-1)(若存在)與823(i+1)(若存在)。從另一角度而言，假設記憶胞821(i)為第一記憶胞，則第二記憶胞可包括記憶胞821(i-1)及/或821(i+1)。或者，假設記憶胞822(i)為第一記憶胞，則第二記憶胞可包括記憶胞822(i-1)及/或822(i+1)。或者，假設記憶胞823(i)為第一記憶胞，則第二記憶胞可包括記憶胞823(i-1)及/或823(i+1)。
以圖8為例，假設第一實體單元為實體單元861，且第一記憶胞為記憶胞821(i)。響應於來自圖1的主機系統11的讀取指令，彼此相鄰的記憶胞821(i)、821(i-1)(若存在)及821(i+1)(若存在)的狀態資訊可被獲得。根據此狀態資訊，記憶體管理電路61可決定對應於記憶胞821(i)、821(i-1)(若存在)及821(i+1)(若存在)的一或多個電性參數偏移值。
在一範例實施例中，所決定的電性參數偏移值包括對應於記憶胞821(i)的讀取準位偏移值。記憶體管理電路61可根據此讀取準位偏移值發送讀取指令序列至可複寫式非揮發性記憶體模組43。此讀取指令序列可用以指示可複寫式非揮發性記憶體模組43從實體單元861讀取資料。特別是，此讀取指令序列可指示可複寫式非揮發性記憶體模組43，在從實體單元861(或記憶胞821(i))讀取資料的期間，基於所述讀取準位偏移值調整對應於記憶胞821(i)的讀取電壓準位並將調整後的讀取電壓準位施加至記憶胞821(i)。藉此，可提高從記憶胞821(i)讀取的資料的正確性。
在一範例實施例中，所決定的電性參數偏移值還可包括對應於記憶胞821(i-1)(若存在)及/或821(i+1)(若存在)的導通電壓偏移值。記憶體管理電路61可根據此導通電壓偏移值發送讀取指令序列至可複寫式非揮發性記憶體模組43。此讀取指令序列可用以指示可複寫式非揮發性記憶體模組43從實體單元861讀取資料。特別是，此讀取指令序列可指示可複寫式非揮發性記憶體模組43，在從實體單元861(或記憶胞821(i))讀取資料的期間，基於所述導通電壓偏移值調整對應於記憶胞821(i-1)(若存在)及/或821(i+1)(若存在)的導通電壓並將調整後的導通電壓施加至記憶胞821(i-1)(若存在)及/或821(i+1)(若存在)。藉此，亦可提高從記憶胞821(i)讀取的資料的正確性。
圖9是根據本發明的範例實施例所繪示的記憶胞的不同儲存狀態的示意圖。
請參照圖9，以TLC NAND型快閃記憶體為例，第一實體單元中的每一個記憶胞的儲存狀態可以是狀態901~908的其中之一。狀態901~908分別對應不同的電壓區間。例如，若某一記憶胞的儲存狀態是狀態901，則此記憶胞當前可能是用以儲存位元“111”，並且此記憶胞的儲存狀態可由狀態資訊“Er”來表示。若某一記憶胞的儲存狀態是狀態902，則此記憶胞當前可能是用以儲存位元“110”，並且此記憶胞的儲存狀態可由狀態資訊“A”來表示。若某一記憶胞的儲存狀態是狀態903，則此記憶胞當前可能是用以儲存位元“101”，並且此記憶胞的儲存狀態可由狀態資訊“B”來表示。若某一記憶胞的儲存狀態是狀態904，則此記憶胞當前可能是用以儲存位元“100”，並且此記憶胞的儲存狀態可由狀態資訊“C”來表示。若某一記憶胞的儲存狀態是狀態905，則此記憶胞當前可能是用以儲存位元“011”，並且此記憶胞的儲存狀態可由狀態資訊“D”來表示。若某一記憶胞的儲存狀態是狀態906，則此記憶胞當前可能是用以儲存位元“010”，並且此記憶胞的儲存狀態可由狀態資訊“E”來表示。若某一記憶胞的儲存狀態是狀態907，則此記憶胞當前可能是用以儲存位元“001”，並且此記憶胞的儲存狀態可由狀態資訊“F”來表示。此外，若某一記憶胞的儲存狀態是狀態908，則此記憶胞當前可能是用以儲存位元“000”，並且此記憶胞的儲存狀態可由狀態資訊“G”來表示。此外，若可複寫式非揮發性記憶體模組406為MLC NAND型快閃記憶體或其他類型的快閃記憶體，則第一實體單元中的每一個記憶胞可能的儲存狀態可對應改變，本發明不加以限制。此外，每一種儲存狀態所對應的位元值也可以根據實務需求調整，本發明不加以限制。
在一範例實施例中，記憶體管理電路61可取得第一實體單元中的第一記憶胞與第二記憶胞各別的狀態資訊。以圖9為例，第一記憶胞的狀態資訊可反映第一記憶胞的儲存狀態為儲存狀態A~G的其中之一，且第二記憶胞的狀態資訊可反映第二記憶胞的儲存狀態為儲存狀態A~G的其中之一。例如，記憶體管理電路61可發送讀取指令序列至可複寫式非揮發性記憶體模組43，以指示可複寫式非揮發性記憶體模組43從第一實體單元讀取資料。根據可複寫式非揮發性記憶體模組43所回傳的資料(例如圖9所示的儲存位元)，記憶體管理電路61可獲得第一記憶胞與第二記憶胞各別的狀態資訊。例如，假設從第一記憶胞與第二記憶胞所分別讀取的儲存位元為“110”與“011”，則記憶體管理電路61可取得反映第一記憶胞與第二存儲單元的儲存狀態分別為“A”與“D”的狀態資訊。
在一範例實施例中，記憶體管理電路61可根據第一記憶胞的狀態資訊與第二記憶胞的狀態資訊決定對應於所述至少二相鄰記憶胞的分組資訊。記憶體管理電路61可根據此分組資訊決定對應於所述至少二相鄰記憶胞的電性參數偏移值。
圖10A與圖10B是根據本發明的範例實施例所繪示的對應於不同狀態組合的相鄰記憶胞之分組資訊的示意圖。圖10C是根據本發明的範例實施例所繪示的對應於不同分組資訊的讀取準位偏移值的示意圖。
請參照圖10A與圖10B，表格資訊1001中記載了位於不同位元線BL(n)與BL(n+1)的相鄰記憶胞之狀態組合所對應的分組資訊，且表格資訊1002中記載了位於不同位元線BL(n)與BL(n-1)的相鄰記憶胞之狀態組合所對應的分組資訊。例如，假設第一實體單元中位於位元線BL(n)上的記憶胞(即第一記憶胞)、位於位元線BL(n+1)上的記憶胞(即第二記憶胞的其中之一)及位於BL(n-1)上記憶胞(即第二記憶胞的其中之另一)的狀態資訊分別為“A”、“Er”及“D”。根據表格資訊1001，記憶體管理電路61可獲得位於位元線BL(n)上的記憶胞與位於位元線BL(n+1)上的記憶胞所對應的分組資訊為“G0”。同理，根據表格資訊1002，記憶體管理電路61可獲得位於位元線BL(n)上的記憶胞與位於位元線BL(n-1)上的記憶胞所對應的分組資訊為“G1”。
請參照圖10C，表格資訊1003記載了對應於不同分組資訊的讀取準位偏移值。接續於上述範例，根據分組資訊為“G0(即BL(n+1)=G0)”與“G1(即BL(n-1)=G1)”之組合，記憶體管理電路61可參照表格資訊1003獲得用來調整用於讀取第一記憶胞的讀取電壓準位之偏移值分別為“-2”、“-1”、“-1”、“0”、“2”、“3”及“1”。其中，L0~L6分別對應於TLC NAND型快閃記憶體的7個讀取電壓準位。以讀取電壓準位L0為例，對應於讀取電壓準位L0的讀取電壓準位之偏移值為“-2”，表示在讀取第一記憶胞的期間，對應於第一記憶胞的讀取電壓準位L0會被減少2個電壓的基本調整單位。例如，將對應於第一記憶胞的讀取電壓準位L0從當前的讀取電壓準位減少2個電壓的基本調整單位。
或者，以讀取電壓準位L5為例，對應於讀取電壓準位L5的讀取電壓準位之偏移值為“3”，表示在讀取第一記憶胞的期間，對應於第一記憶胞的讀取電壓準位L5會被增加3個電壓的基本調整單位。例如，將對應於第一記憶胞的讀取電壓準位L5從當前的讀取電壓準位增加3個電壓的基本調整單位。透過採用對應於特定分組資訊的讀取準位偏移值來修正對應於第一記憶胞的讀取電壓準位，可有效提高從第一記憶胞讀取的資料的正確性。在另一範例實施例中，表格資訊1003亦可以用以記載對應於不同分組資訊的導通電壓偏移值，本發明不加以限制。
在一範例實施例中，若位於位元線BL(n)上的記憶胞與位於位元線BL(n+1)上的記憶胞所對應的分組資訊為“G1”，且位於位元線BL(n)上的記憶胞與位於位元線BL(n-1)上的記憶胞所對應的分組資訊也為“G1”，則在從第一記憶胞讀取資料的期間，記憶體管理電路61可適度提高第二記憶胞的導通電壓，以提高從第一記憶胞讀取之資料的正確性。此外，若位於位元線BL(n)上的記憶胞與位於位元線BL(n+1)上的記憶胞所對應的分組資訊為“G0”，且位於位元線BL(n)上的記憶胞與位於位元線BL(n-1)上的記憶胞所對應的分組資訊也為“G0”，則在從第一記憶胞讀取資料的期間，記憶體管理電路61可適度降低第二記憶胞的導通電壓，以提高從第一記憶胞讀取之資料的正確性。具體的導通電壓的調整方可根據實務需求進行設定，本發明不加以限制。
在一範例實施例中，所述至少二相鄰記憶胞還可以包括位於相鄰的字元線上的記憶胞(亦稱為第三記憶胞)。以圖8為例，假設第一記憶胞為位於字元線852上的記憶胞822(2)，則第三記憶胞可包括位於字元線851上的記憶胞821(2)及/或位於字元線853上的記憶胞823(2)。記憶體管理電路61可根據第二記憶胞及/或第三記憶胞的狀態資訊來決定對應於所述至少二相鄰記憶胞的電性參數偏移值。其中，第三記憶胞的狀態資訊可反映第三記憶胞的電壓(即臨界電壓)所對應的電壓區間。例如，根據不同狀態的第三記憶胞，記憶體管理電路61可動態調整在讀取第一記憶胞的期間，用來讀取第一記憶胞的讀取電壓準位及/或第三記憶胞的導通電壓。相關操作細節已詳述於上，在此不重複贅述。
在一範例實施例中，記憶體管理電路61可啟用電性參數的動態調整機制。在電性參數的動態調整機制中，記憶體管理電路61可執行上述根據相鄰記憶胞的狀態資訊決定對應於該相鄰記憶胞的電性參數偏移值及根據該電性參數偏移值發送讀取指令序列之操作。相關的操作細節已詳述於上，在此不重複贅述。或者，在一範例實施例中，記憶體管理電路61亦可關閉(即不啟用)所述電性參數的動態調整機制。
在一範例實施例中，記憶體管理電路61可根據當前可複寫式非揮發性記憶體模組43的風險狀態來決定是否啟用所述電性參數的調整機制。例如，記憶體管理電路61可根據至少一評估參數來獲得當前可複寫式非揮發性記憶體模組43的風險狀態。例如，所述評估參數可包括與可複寫式非揮發性記憶體模組43中的至少部分實體單元的使用程度有關的各式參數，例如程式化計數、抹除計數及/或位元錯誤率等。此些評估參數的數值可正相關於所述至少部分實體單元的使用程度。亦即，此些評估參數的數值越大，表示可複寫式非揮發性記憶體模組43中的至少部分實體單元的使用程度愈高，且可複寫式非揮發性記憶體模組43中讀取的資料有越高的機率包含錯誤位元。
在一範例實施例中，記憶體管理電路61可判斷當前可複寫式非揮發性記憶體模組43的風險狀態是否超出容許範圍。例如，記憶體管理電路61可判斷所述程式化計數、抹除計數及/或位元錯誤率等一或多個評估參數的數值是否超過相對應的容許值。若是，記憶體管理電路61可判定斷當前可複寫式非揮發性記憶體模組43的風險狀態已超出容許範圍。若否，則記憶體管理電路61可判定斷當前可複寫式非揮發性記憶體模組43的風險狀態未超出容許範圍。響應於當前可複寫式非揮發性記憶體模組43的風險狀態已超出容許範圍，記憶體管理電路61可啟用所述電性參數的調整機制，以提高從記憶胞中讀取資料的穩定性。然而，若當前可複寫式非揮發性記憶體模組43的風險狀態未超出容許範圍，記憶體管理電路61可不啟用所述電性參數的調整機制，以減輕系統負擔。
圖11是根據本發明的範例實施例所繪示的資料讀取方法的流程圖。
請參照圖11，在步驟S1101中，從主機系統接收讀取指令，其中所述讀取指令指示從至少一邏輯單元讀取資料，且所述至少一邏輯單元映射至所述多個實體單元中的第一實體單元。在步驟S1102中，獲得所述第一實體單元中的至少二相鄰記憶胞的狀態資訊。在步驟S1103中，根據所述狀態資訊決定對應於所述至少二相鄰記憶胞的電性參數偏移值。在步驟S1104中，根據所述電性參數偏移值發送讀取指令序列，其中所述讀取指令序列指示基於至少一電性參數來讀取所述第一實體單元，且所述至少一電性參數受所述電性參數偏移值控制。
然而，圖11中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖11中各步驟可以實作為多個程式碼或是電路，本案不加以限制。此外，圖11的方法可以搭配以上範例實施例使用，也可以單獨使用，本案不加以限制。
綜上所述，本發明的範例實施例可根據待讀取的實體單元中的至少二相鄰記憶胞的狀態資訊，來動態調整對應於所述至少二相鄰記憶胞的電性參數偏移值。爾後，可複寫式非揮發性記憶體模組可基於此電性參數偏移值來調整用來讀取所述第一實體單元的至少一電性參數。藉此，可降低記憶胞之間的電性干擾並提高從記憶胞中讀取資料的穩定性。
雖然本案已以實施例揭露如上，然其並非用以限定本案，任何所屬技術領域中具有通常知識者，在不脫離本案的精神和範圍內，當可作些許的更動與潤飾，故本案的保護範圍當視後附的申請專利範圍所界定者為準。
10, 30:記憶體儲存裝置 11, 31:主機系統 110:系統匯流排 111:處理器 112:隨機存取記憶體 113:唯讀記憶體 114:資料傳輸介面 12:輸入/輸出(I/O)裝置 20:主機板 201:隨身碟 202:記憶卡 203:固態硬碟 204:無線記憶體儲存裝置 205:全球定位系統模組 206:網路介面卡 207:無線傳輸裝置 208:鍵盤 209:螢幕 210:喇叭 32:SD卡 33:CF卡 34:嵌入式儲存裝置 341:嵌入式多媒體卡 342:嵌入式多晶片封裝儲存裝置 41:連接介面單元 42:記憶體控制電路單元 43:可複寫式非揮發性記憶體模組 51:記憶胞陣列 52, 821(1)~821(n), 822(1)~822(n), 823(1)~823(n):記憶胞 530, 531(1)~531(n), 831(1)~831(n):位元線 531~534:位元線組 541~548:字元線層 521(1)~521(n), 522(1)~522(n), 523(1)~523(n), 528(1)~528(n):電晶體單元 551~558, 851~853:字元線 561~568, 861, 862, 863:實體單元 61:記憶體管理電路 62:主機介面 63:記憶體介面 64:錯誤檢查與校正電路 65:緩衝記憶體 66:電源管理電路 701:儲存區 702:閒置區 710(0)~710(B):實體單元 712(0)~712(C):邏輯單元 901~908:狀態 1001~1003:表格資訊 S1101:步驟(從主機系統接收讀取指令，其中所述讀取指令指示從至少一邏輯單元讀取資料，且所述至少一邏輯單元映射至所述多個實體單元中的第一實體單元) S1102:步驟(獲得所述第一實體單元中的至少二相鄰記憶胞的狀態資訊) S1103:步驟(根據所述狀態資訊決定對應於所述至少二相鄰記憶胞的電性參數偏移值) S1104:步驟(根據所述電性參數偏移值發送讀取指令序列，其中所述讀取指令序列指示基於至少一電性參數來讀取所述第一實體單元，且所述至少一電性參數受所述電性參數偏移值控制)
圖1是根據本發明的範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的範例實施例所繪示的記憶體儲存裝置的示意圖。 圖5A是根據本發明的範例實施例所繪示的三維記憶胞陣列的示意圖。 圖5B是根據本發明的範例實施例所繪示的三維記憶胞陣列之等效電路的示意圖。 圖6是根據本發明的範例實施例所繪示的記憶體控制電路單元的示意圖。 圖7是根據本發明的範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。 圖8是根據本發明的範例實施例所繪示的相鄰記憶胞的示意圖。 圖9是根據本發明的範例實施例所繪示的記憶胞的不同儲存狀態的示意圖。 圖10A與圖10B是根據本發明的範例實施例所繪示的對應於不同狀態組合的相鄰記憶胞之分組資訊的示意圖。 圖10C是根據本發明的範例實施例所繪示的對應於不同分組資訊的讀取準位偏移值的示意圖。 圖11是根據本發明的範例實施例所繪示的資料讀取方法的流程圖。
S1101:步驟(從主機系統接收讀取指令，其中所述讀取指令指示從至少一邏輯單元讀取資料，且所述至少一邏輯單元映射至所述多個實體單元中的第一實體單元)
S1102:步驟(獲得所述第一實體單元中的至少二相鄰記憶胞的狀態資訊)
S1103:步驟(根據所述狀態資訊決定對應於所述至少二相鄰記憶胞的電性參數偏移值)
S1104:步驟(根據所述電性參數偏移值發送讀取指令序列，其中所述讀取指令序列指示基於至少一電性參數來讀取所述第一實體單元，且所述至少一電性參數受所述電性參數偏移值控制)

Claims (24)

  1. 一種資料讀取方法，用於可複寫式非揮發性記憶體模組，該可複寫式非揮發性記憶體模組包括多個實體單元，該資料讀取方法包括： 從主機系統接收讀取指令，其中該讀取指令指示從至少一邏輯單元讀取資料，且該至少一邏輯單元映射至該多個實體單元中的第一實體單元； 獲得該第一實體單元中的至少二相鄰記憶胞的狀態資訊； 根據該狀態資訊決定對應於該至少二相鄰記憶胞的電性參數偏移值；以及 根據該電性參數偏移值發送讀取指令序列，其中該讀取指令序列指示基於至少一電性參數來讀取該第一實體單元，且該至少一電性參數受該電性參數偏移值控制。
  2. 如請求項1所述的資料讀取方法，其中該至少二相鄰記憶胞包括第一記憶胞與第二記憶胞，該第一記憶胞與該第二記憶胞分別位於該可複寫式非揮發性記憶體模組中彼此相鄰的不同位元線上。
  3. 如請求項2所述的資料讀取方法，其中該電性參數偏移值包括讀取準位偏移值，且該讀取準位偏移值用以控制在從該第一記憶胞讀取資料的期間，施加至該第一記憶胞的讀取電壓準位。
  4. 如請求項2所述的資料讀取方法，其中該電性參數偏移值包括導通電壓偏移值，且該導通電壓偏移值用以控制在從該第一記憶胞讀取資料的期間，施加至該第二記憶胞的導通電壓。
  5. 如請求項1所述的資料讀取方法，其中該至少二相鄰記憶胞的該狀態資訊反映該至少二相鄰記憶胞各別的臨界電壓所對應的電壓區間。
  6. 如請求項1所述的資料讀取方法，其中該至少二相鄰記憶胞包括第一記憶胞與第二記憶胞，且根據該狀態資訊決定對應於該至少二相鄰記憶胞的該電性參數偏移值的步驟包括： 根據該第一記憶胞的狀態資訊與該第二記憶胞的狀態資訊決定分組資訊；以及 根據該分組資訊決定對應於該至少二相鄰記憶胞的該電性參數偏移值。
  7. 如請求項1所述的資料讀取方法，其中獲得該第一實體單元中的該至少二相鄰記憶胞的該狀態資訊的步驟包括： 發送讀取指令序列，以指示從該第一實體單元讀取資料；以及 根據所讀取的該資料獲得該至少二相鄰記憶胞的該狀態資訊。
  8. 如請求項1所述的資料讀取方法，更包括： 判斷該可複寫式非揮發性記憶體模組的風險狀態是否超出容許範圍；以及 響應於該風險狀態超出該容許範圍，啟用電性參數的調整機制，以獲得該至少二相鄰記憶胞的該狀態資訊。
  9. 一種記憶體儲存裝置，包括： 連接介面單元，用以耦接至主機系統； 可複寫式非揮發性記憶體模組，其包括多個實體單元；以及 記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組， 其中該記憶體控制電路單元用以： 從該主機系統接收讀取指令，其中該讀取指令指示從至少一邏輯單元讀取資料，且該至少一邏輯單元映射至該多個實體單元中的第一實體單元； 獲得該第一實體單元中的至少二相鄰記憶胞的狀態資訊； 根據該狀態資訊決定對應於該至少二相鄰記憶胞的電性參數偏移值；以及 根據該電性參數偏移值發送讀取指令序列，其中該讀取指令序列指示基於至少一電性參數來讀取該第一實體單元，且該至少一電性參數受該電性參數偏移值控制。
  10. 如請求項9所述的記憶體儲存裝置，其中該至少二相鄰記憶胞包括第一記憶胞與第二記憶胞，該第一記憶胞與該第二記憶胞分別位於該可複寫式非揮發性記憶體模組中彼此相鄰的不同位元線上。
  11. 如請求項10所述的記憶體儲存裝置，其中該電性參數偏移值包括讀取準位偏移值，且該讀取準位偏移值用以控制在從該第一記憶胞讀取資料的期間，施加至該第一記憶胞的讀取電壓準位。
  12. 如請求項10所述的記憶體儲存裝置，其中該電性參數偏移值包括導通電壓偏移值，且該導通電壓偏移值用以控制在從該第一記憶胞讀取資料的期間，施加至該第二記憶胞的導通電壓。
  13. 如請求項9所述的記憶體儲存裝置，其中該至少二相鄰記憶胞的該狀態資訊反映該至少二相鄰記憶胞各別的臨界電壓所對應的電壓區間。
  14. 如請求項9所述的記憶體儲存裝置，其中該至少二相鄰記憶胞包括第一記憶胞與第二記憶胞，且該記憶體控制電路單元根據該狀態資訊決定對應於該至少二相鄰記憶胞的該電性參數偏移值的操作包括： 根據該第一記憶胞的狀態資訊與該第二記憶胞的狀態資訊決定分組資訊；以及 根據該分組資訊決定對應於該至少二相鄰記憶胞的該電性參數偏移值。
  15. 如請求項9所述的記憶體儲存裝置，其中該記憶體控制電路單元獲得該第一實體單元中的該至少二相鄰記憶胞的該狀態資訊的操作包括： 發送讀取指令序列，以指示從該第一實體單元讀取資料；以及 根據所讀取的該資料獲得該至少二相鄰記憶胞的該狀態資訊。
  16. 如請求項9所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以： 判斷該可複寫式非揮發性記憶體模組的風險狀態是否超出容許範圍；以及 響應於該風險狀態超出該容許範圍，啟用電性參數的調整機制，以獲得該至少二相鄰記憶胞的該狀態資訊。
  17. 一種記憶體控制電路單元，包括： 主機介面，用以耦接至主機系統； 記憶體介面，用以耦接至可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個實體單元；以及 記憶體管理電路，耦接至該主機介面與該記憶體介面， 其中該記憶體管理電路用以： 從該主機系統接收讀取指令，其中該讀取指令指示從至少一邏輯單元讀取資料，且該至少一邏輯單元映射至該多個實體單元中的第一實體單元； 獲得該第一實體單元中的至少二相鄰記憶胞的狀態資訊； 根據該狀態資訊決定對應於該至少二相鄰記憶胞的電性參數偏移值；以及 根據該電性參數偏移值發送讀取指令序列，其中該讀取指令序列指示基於至少一電性參數來讀取該第一實體單元，且該至少一電性參數受該電性參數偏移值控制。
  18. 如請求項17所述的記憶體控制電路單元，其中該至少二相鄰記憶胞包括第一記憶胞與第二記憶胞，該第一記憶胞與該第二記憶胞分別位於該可複寫式非揮發性記憶體模組中彼此相鄰的不同位元線上。
  19. 如請求項18所述的記憶體控制電路單元，其中該電性參數偏移值包括讀取準位偏移值，且該讀取準位偏移值用以控制在從該第一記憶胞讀取資料的期間，施加至該第一記憶胞的讀取電壓準位。
  20. 如請求項18所述的記憶體控制電路單元，其中該電性參數偏移值包括導通電壓偏移值，且該導通電壓偏移值用以控制在從該第一記憶胞讀取資料的期間，施加至該第二記憶胞的導通電壓。
  21. 如請求項17所述的記憶體控制電路單元，其中該至少二相鄰記憶胞的該狀態資訊反映該至少二相鄰記憶胞各別的臨界電壓所對應的電壓區間。
  22. 如請求項17所述的記憶體控制電路單元，其中該至少二相鄰記憶胞包括第一記憶胞與第二記憶胞，且該記憶體管理電路根據該狀態資訊決定對應於該至少二相鄰記憶胞的該電性參數偏移值的操作包括： 根據該第一記憶胞的狀態資訊與該第二記憶胞的狀態資訊決定分組資訊；以及 根據該分組資訊決定對應於該至少二相鄰記憶胞的該電性參數偏移值。
  23. 如請求項17所述的記憶體控制電路單元，其中該記憶體管理電路獲得該第一實體單元中的該至少二相鄰記憶胞的該狀態資訊的操作包括： 發送讀取指令序列，以指示從該第一實體單元讀取資料；以及 根據所讀取的該資料獲得該至少二相鄰記憶胞的該狀態資訊。
  24. 如請求項17所述的記憶體控制電路單元，其中該記憶體管理電路更用以： 判斷該可複寫式非揮發性記憶體模組的風險狀態是否超出容許範圍；以及 響應於該風險狀態超出該容許範圍，啟用電性參數的調整機制，以獲得該至少二相鄰記憶胞的該狀態資訊。
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