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TW202322591A - 具有時鐘和資料恢復電路的電路 - Google Patents

具有時鐘和資料恢復電路的電路 Download PDF

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TW202322591A
TW202322591A TW111138747A TW111138747A TW202322591A TW 202322591 A TW202322591 A TW 202322591A TW 111138747 A TW111138747 A TW 111138747A TW 111138747 A TW111138747 A TW 111138747A TW 202322591 A TW202322591 A TW 202322591A
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signal
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高健凱
卓宜賢
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聯發科技股份有限公司
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Abstract

本發明提供一種包括PLL和CDR電路的電路，其中CDR電路包括相位檢測器、回路濾波器、SSC解調器、控制碼產生器和相位內插器。PLL被配置為生成具有SSC調製的時鐘信號和SSC方向信號。相位檢測器用於比較輸入信號與輸出時鐘信號的相位以產生檢測結果，其中輸入信號具有SSC調製。回路濾波器被配置為對檢測結果進行濾波以產生濾波後的信號。SSC解調器被配置為接收SSC方向信號以產生控制信號。 控制碼產生器用於根據濾波後的信號及控制信號產生控制碼，以控制相位內插器使用時鐘信號產生輸出時鐘信號。

Description

具有時鐘和資料恢復電路的電路
本申請涉及電路技術領域，特別涉及一種具有擴頻時鐘合成器的時鐘和資料恢復電路。
在具有擴頻時鐘(spread spectrum clocking，SSC)的串行器/解串器(serializer/deserializer，SerDes)的基於數位的時鐘和資料恢復(clock and data recovery，CDR)電路中，CDR電路接收來自前一級的輸入信號和參考時鐘信號以生成輸出時鐘信號，其中參考時鐘信號一般來自SerDes的發送器的鎖相環(Phase Locked Loop，PLL)。但是，由於參考時鐘信號中使用的近端(near-end) SSC與輸入信號中使用的遠端(far-end) SSC不同，因此輸入信號和輸出時鐘信號之間會存在殘餘靜態相位誤差，從而降低接收器性能。
因此，本發明的目的在於提供一種輸入信號與輸出時鐘信號之間的靜態相位誤差較小的CDR電路，以解決上述問題。
根據本發明的一個實施例，公開了一種包括PLL和CDR電路的電路，其中CDR電路包括相位檢測器(phase detector)、數位回路濾波器(digital loop filter)、SSC解調器、控制碼發生器和相位內插器(phase interpolator)。PLL被配置為產生具有SSC調製的第一時鐘信號和SSC方向信號。相位檢測器被配置為比較輸入信號的相位與輸出時鐘信號的相位以產生檢測結果，其中輸入信號具有SSC調製。數位回路濾波器被配置為對檢測結果進行濾波以產生濾波後的信號。SSC解調器被配置為接收SSC方向信號以產生控制信號。控制碼產生器被配置為根據濾波後的信號及控制信號產生控制碼。相位內插器被配置為使用控制碼來調整第一時鐘信號的相位以產生輸出時鐘信號。
根據本發明的一個實施例，公開了一種包括PLL和CDR電路的電路，其中CDR電路包括相位檢測器、數字回路濾波器、第一相位內插器和第二相位內插器。 PLL被配置為產生具有SSC調製的第一時鐘信號和控制信號。相位檢測器被配置為根據輸入信號和輸出時鐘信號產生檢測結果，其中輸入信號具有SSC調製。數位回路濾波器耦接相位檢測器，用於對檢測結果進行濾波以產生濾波後的信號。第一相位內插器用於根據濾波後的信號與第一時鐘信號產生輸出時鐘信號。第二相位內插器用於根據控制信號消除第一時鐘信號的SSC或消除輸出時鐘信號中第一時鐘信號貢獻的SSC分量。
其中，所述第二相位內插器位於所述相位檢測器和所述第一相位內插器之間，所述第二相位內插器用於調整輸出時鐘信號的相位以生成調整後的輸出時鐘信號，並且相位檢測器用於比較輸入信號的相位和調整後的輸出時鐘信號的相位以產生檢測結果。或者，所述第二相位內插器位於所述PLL和所述第一相位內插器之間，並且所述第二相位內插器用於調整所述第一時鐘信號的相位以產生第二時鐘信號，並且所述第一相位內插器用於根據所述濾波後的信號調整所述第二時鐘信號的相位以產生所述輸出時鐘信號。
本申請提供的電路能夠減小輸入信號與輸出時鐘信號之間的靜態相位誤差。
在閱讀了在各種附圖和附圖中示出的優選實施例的以下詳細描述之後，本發明的這些和其他目的對於所屬領域具有通常知識者無疑將變得顯而易見。
在整個以下描述和請求項中使用某些術語來指代特定的系統組件。如所屬領域技術人員將理解的，製造商可以用不同的名稱來指代組件。本申請無意區分名稱不同但功能相同的組件。在以下描述和請求項中，術語“包括”和“包含”以開放式方式使用，因此應解釋為“包括但不限於……”。術語“耦接”旨在表示間接電連接或直接電連接。因此，如果第一設備耦接到第二設備，則該連接可以是直接的電連接，或經由其他設備和連接的間接電連接。
第1圖為根據本發明一個實施例的CDR電路100的示意圖。如第1圖所示，CDR電路100是基於相位內插器(phase interpolator，PI)的CDR電路，包括相位檢測器(在本實施例中，二位元相位檢測器(bang-bang phase detector，BBPD)110)、頻率轉換器120、數位回路濾波器130 、SSC解調器140、控制碼產生器150和相位內插器160。在這個實施例中，在具有SSC的SerDes中使用CDR電路100，以用於高速通信。
在CDR電路100的操作中，BBPD 110從前一級接收輸入信號(數位輸入信號)Din，並將輸入信號Din的相位和輸出時鐘信號CKout的相位進行比較以產生檢測結果，其中，輸入信號Din具有SSC調製，檢測結果可以指示輸入信號Din與輸出時鐘信號CKout之間的相位資訊(例如，輸入信號Din的相位超前輸出時鐘信號CKout的相位，或輸入信號Din的相位滯後於輸出時鐘信號CKout的相位）。頻率轉換器120為可選部件，頻率轉換器120將檢測結果的頻率轉換到另一個頻率。然後，數位回路濾波器130對檢測結果進行濾波以產生濾波後的信號至控制碼產生器150，控制碼產生器150產生控制碼。然後，相位內插器160使用控制碼產生器150產生的控制碼來調整時鐘信號CK1的相位以產生輸出時鐘信號CKout。此外，時鐘信號CK1和輸出時鐘信號CKout中的每一個可以是單相時鐘信號或具有多個相位的時鐘信號。
需要說明的是，BBPD 110、頻率轉換器120、數位回路濾波器130和相位內插器160的操作是所屬領域技術人員已知的，並且本實施例著重於SSC解調器140和控制碼產生器150，因此以下描述著重於SSC解調器140，其他組件的細節在此省略。
在本實施例中，發送器的PLL 102使用參考時鐘信號CKREF產生時鐘信號CK1，其中時鐘信號CK1是具有SSC調製的。理想情況下，輸入信號Din的SSC幅度與時鐘信號CK1的SSC幅度相同。然而，由於頻率漂移和差異設計方法，輸入信號 Din 的頻率和SSC幅度與時鐘信號 CK1 的頻率和SSC幅度並不相同，並且輸入信號 Din和輸出時鐘信號CKout之間會存在殘餘靜態相位誤差。具體而言，假設CDR電路100使用二階回路來追蹤SSC，則輸入信號Din與輸出時鐘信號CKout之間的靜態相位誤差可表示為：
Figure 02_image001
………………………………………………………………(1)
其中“s”為拉普拉斯變換(Laplace transform)的複數頻率參數，G(s)為回路增益，“A”為常數，與SSC幅度有關。為了抑制靜態相位誤差，CDR電路100包括SSC解調器140以減小上式中的值“A”。
SSC解調器140從PLL 102接收SSC方向信號ssc_dir，其中SSC方向信號ssc_dir指示頻率變化的方向。以第2圖為例，“TXSSC”表示時鐘信號CK1的頻率，其中時鐘信號CK1的頻率在特定頻率(例如，5GHz)和(1ppm-10000ppm)*特定頻率之間變化。值得注意的是，這裡提供的SSC幅度是為了說明目的，在其他實施例中，SSC幅度可以是任何其他合適的值，例如5000ppm。SSC方向信號ssc_dir可以是方波，其中高電平表示時鐘信號CK1的頻率正在降低，而低電平表示時鐘信號CK1的頻率正在升高。在接收到SSC方向信號ssc_dir之後，SSC解調器140內的SSC合成器可以產生控制信號Vc，該控制信號Vc具有SSC幅度的資訊和與TXSSC的頻率相反的頻率資訊，其中，第2圖的中合成的SSC波形示出與TXSSC的頻率相反的頻率。例如，在第一時段T1，時鐘信號CK1的頻率從5GHz改變為(1ppm-10000ppm)* 5GHz，SSC解調器140可以產生具有指示相反方向(例如，頻率或相位的變化的相反方向）的資訊的控制信號；在第二時段T2，時鐘信號CK1的頻率由(1ppm-10000ppm)*5GHz改變為5GHz，SSC解調器140可以產生具有指示相反方向的資訊的控制信號。
在一個實施例中，SSC解調器140可以分析SSC方向信號ssc_dir以產生時鐘信號CKl的頻率資訊，並轉換頻率資訊以產生時鐘信號CKl的相位資訊，其中時鐘信號CKl的相位資訊指示時鐘信號CK1的相位將向前或向後移動。然後，SSC解調器140可以使用該相位資訊來產生控制信號或控制碼產生器150可以使用該相位資訊來產生控制碼。
控制碼產生器150接收來自數位回路濾波器130的濾波後的信號和來自SSC解調器140的控制信號以產生控制碼至相位內插器160，以調整時鐘信號CKl的相位來產生輸出時鐘信號CKout。在本實施例中，由於控制碼包含時鐘信號CK1的頻率/相位變化的相反方向的資訊，因此時鐘信號CK1的SSC分量可被相位內插器160消除，時鐘信號CK1對於輸出時鐘信號CKout的影響接近於沒有擴頻的時鐘信號。例如，在第2圖所示的第一時段T1中，時鐘信號CK1的頻率正在降低，因此SSC解調器140可以產生控制信號，並且由控制信號貢獻的控制碼的分量被相位內插器160使用來提前時鐘信號CK1的相位。類似地，在第2圖所示的第二時段T2中，時鐘信號CK1的頻率正在增加，因此SSC解調器140可以產生控制信號，並且由控制信號貢獻的控制碼的分量被相位內插器160使用來延遲時鐘信號CK1的相位。
參考第3圖，通過使用SSC解調器140和控制碼產生器150來消除時鐘信號CK1的SSC分量以產生輸出時鐘信號CKout，SSC幅度被減半，上式中的值“A”也被降低使得靜態相位誤差降低50%。如第3圖所示，在使用本申請之前，輸入信號Din與輸出時鐘信號CKout之間的頻率差為20000ppm。本申請通過使用SSC解調器140，輸入信號Din與輸出時鐘信號CKout之間的頻率差為10000ppm或(-10000)ppm，CDR電路100需要跟蹤的SSC僅為遠端SSC（即輸入信號Din的SSC）。
第4圖是根據本發明一個實施例的CDR電路400的示意圖。如第4圖所示，CDR電路400是基於PI的CDR電路，包括相位檢測器(在本實施例中為BBPD 410)、頻率轉換器420、數位回路濾波器430、兩個相位內插器440和450。在本實施例中，在具有SSC的SerDes中使用CDR電路400，以用於高速通信。
在CDR電路400的操作中，BBPD 410從前一級接收輸入信號(數位輸入信號)Din，並將輸入信號Din的相位和輸出時鐘信號CKout的相位進行比較以產生檢測結果，其中，輸入信號Din具有SSC調製，檢測結果可以指示輸入信號Din與輸出時鐘信號CKout之間的相位資訊(例如，輸入信號Din的相位超前輸出時鐘信號CKout的相位，或輸入信號Din的相位滯後於輸出時鐘信號CKout的相位）。頻率轉換器420為可選部件，頻率轉換器420將檢測結果的頻率轉換到另一個頻率。然後，數位回路濾波器430對檢測結果進行濾波以產生濾波後的信號。然後，相位內插器440利用濾波後的信號調整時鐘信號CK1的相位以產生時鐘信號CK2，其中時鐘信號CK2被相位內插器450使用來產生輸出時鐘信號CKout。此外，時鐘信號CK1、時鐘信號CK2和輸出時鐘信號CKout中的每一個可以是單相時鐘信號或具有多個相位的時鐘信號。
需要說明的是，BBPD 410、頻率轉換器420、數位回路濾波器430和相位內插器460的操作是所屬領域技術人員已知的，並且本實施例著重於相位內插器450，所以以下描述著重於相位內插器450，其他組件的細節在此省略。
在本實施例中，發送器的PLL 402使用參考時鐘信號CKREF產生時鐘信號CK1，其中時鐘信號CK1是具有SSC調製的。理想情況下，輸入信號Din的SSC幅度與時鐘信號CK1的SSC幅度相同。然而，由於頻率漂移和差異設計方法的原因，輸入信號Din的頻率和SSC幅度與時鐘信號CK1的頻率和SSC幅度並不相同，並且輸入信號Din和輸出時鐘信號CKout之間會存在殘餘靜態相位誤差，其中靜態相位誤差可參考上式(1)。
在本實施例中，由於時鐘信號CK1具有SSC調製，因此相位內插器440產生的時鐘信號CK2（也可以稱為調整前的輸出時鐘信號）也具有SSC調製。為了消除時鐘信號CK2中由CK1貢獻的SSC，PLL 402產生控制信號Vc至相位內插器450以調整時鐘信號CK2的相位以產生輸出時鐘信號，其中控制信號Vc包含時鐘信號CK1的頻率/相位變化的相反方向的資訊。例如，在第2圖所示的第一時段T1中，時鐘信號CK1的頻率正在下降，因此PLL 402可以產生控制信號Vc控制相位內插器450提前時鐘信號CK2的相位。類似地，在第2圖所示的第二時段T2中，時鐘信號CK1的頻率正在升高，因此PLL 402可以產生控制信號Vc控制相位內插器450來延遲時鐘信號CK2的相位。
綜上所述，通過使用內插器450消除時鐘信號CK2中的CK1貢獻的SSC分量以產生輸出時鐘信號CKout，CK1對於時鐘信號CKout的影響接近沒有擴頻的時鐘信號，SSC幅度被減半，並且值上式(1)中的值“A”也被減小，使得靜態相位誤差減小50%。此外，通過使用內插器450，CDR電路400需要跟蹤的SSC僅為遠端SSC(即輸入信號Din的SSC)。
第5圖為根據本發明一個實施例的CDR電路500的示意圖。如第5圖所示，CDR電路500是基於PI的CDR電路，包括相位檢測器(在本實施例中為BBPD 510)、頻率轉換器520、數位回路濾波器530和相位內插器540。在本實施例中，在具有SSC的SerDes中使用CDR電路500，以用於高速通信。
在CDR電路500的操作中，BBPD 510從前一級接收輸入信號(數位輸入信號)Din，並將輸入信號Din的相位和輸出時鐘信號CKout的相位進行比較以產生檢測結果，其中，輸入信號Din具有SSC調製，檢測結果可以指示輸入信號Din與輸出時鐘信號CKout之間的相位資訊(例如，輸入信號Din的相位超前輸出時鐘信號CKout的相位，或輸入信號Din的相位滯後於輸出時鐘信號CKout的相位）。頻率轉換器520為可選部件，頻率轉換器520將檢測結果的頻率轉換到另一個頻率。然後，數位回路濾波器530對檢測結果進行濾波以產生濾波後的信號。然後，相位內插器540使用濾波後的信號來調整時鐘信號CK2的相位，以產生輸出時鐘信號CKout。此外，時鐘信號CK1、時鐘信號CK2和輸出時鐘信號CKout中的每一個可以是單相時鐘信號或具有多個相位的時鐘信號。
需要說明的是，BBPD 510、頻率轉換器520、數位回路濾波器530和相位內插器540的操作為所屬領域技術人員所熟知，本實施例著重於時鐘信號CK2的產生，因此下面的描述著重在相位內插器504上，在此省略其他組件的細節。
在本實施例中，發送器的PLL 502使用參考時鐘信號CKREF產生時鐘信號CK1，其中時鐘信號CK1具有SSC調製。理想情況下，輸入信號Din的SSC幅度與時鐘信號CK1的SSC幅度相同。然而，由於頻率漂移和差異設計方法的原因，輸入信號Din 的頻率和SSC幅度與時鐘信號CK1的頻率和SSC幅度並不相同，並且輸入信號Din和輸出時鐘信號CKout之間會存在殘餘靜態相位誤差，其中靜態相位誤差可參考上式(1)。
在本實施例中，為了消除時鐘信號CKl的SSC，PLL 502產生控制信號Vc至相位內插器504以調整時鐘信號CKl的相位以產生時鐘信號CK2，其中控制信號Vc包括時鐘信號CK1的頻率/相位變化的相反方向的資訊。例如，在第2圖所示的第一時段T1中，時鐘信號CK1的頻率正在下降，因此PLL 502可以產生控制信號Vc來控制相位內插器504提前時鐘信號CK1的相位。類似地，在第2圖所示的第二時段T2中，時鐘信號CK1的頻率正在升高，因此PLL 502可以產生控制信號Vc來控制相位內插器504延遲時鐘信號CK1的相位。
綜上所述，通過使用內插器504消除時鐘信號CK1的SSC，以產生時鐘信號CK2，該時鐘信號CK2接近沒有擴頻的時鐘信號，SSC幅度被減半，並且上式（1）中的值“A ”也被減少，使得靜態相位誤差減少了50%。此外，通過使用內插器504，CDR電路500需要跟蹤的SSC只是遠端SSC(即輸入信號Din的SSC)。
雖然本發明已經根據幾個實施例進行了描述，但是所屬領域技術人員將認識到本發明不限於所描述的實施例，並且可以通過在所附請求項的精神和範圍內的修改和變更來實施。該描述因此被認為是說明性的而不是限制性的。
所屬領域技術人員將容易地觀察到，可以在保留本發明的教導的同時對裝置和方法進行修改和改變。因此，上述公開應被解釋為僅受所附請求項的範圍和界限的限制。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100, 400, 500:CDR電路 102, 402, 502:PLL 110, 410, 510:BBPD 120, 420, 520:頻率轉換器 130, 430, 530:數位回路濾波器 140:SSC解調器 150:控制碼產生器 160, 440, 450, 540, 504:相位內插器
第1圖為根據本發明一個實施例的CDR電路的示意圖。 第2圖示出根據本發明一個實施例的SSC方向信號、TXSSC和相關信號的時序圖。 第3圖示出靜態相位誤差被減半。 第4圖為根據本發明一個實施例的CDR電路的示意圖。 第5圖為根據本發明一個實施例的CDR電路的示意圖。
100:CDR電路
102:PLL
110:BBPD
120:頻率轉換器
130:數位回路濾波器
140:SSC解調器
150:控制碼產生器
160:相位內插器

Claims (11)

  1. 一種電路，包括： 鎖相環，用於產生具有擴頻時鐘(SSC)調製的第一時鐘信號和SSC方向信號；以及 時鐘和資料恢復(CDR)電路，包括： 相位檢測器，用於比較輸入信號的相位和輸出時鐘信號的相位以產生檢測結果，其中所述輸入信號具有SSC調製； 數位回路濾波器，耦接所述相位檢測器，用於對所述檢測結果進行濾波以產生濾波後的信號； SSC解調器，用於接收所述SSC方向信號，根據所述SSC方向信號產生控制信號； 控制碼產生器，用於根據所述濾波後的信號和所述控制信號產生控制碼； 以及 相位內插器，用於接收所述第一時鐘信號，使用所述控制碼調整所述第一時鐘信號的相位以產生所述輸出時鐘信號。
  2. 根據請求項1所述的電路，其中，所述SSC方向信號指示所述第一時鐘信號的頻率變化的方向，並且所述控制信號包括所述第一時鐘信號的頻率變化的相反方向的資訊。
  3. 根據請求項2所述的電路，其中，所述SSC方向信號為第一電壓電平表示所述第一時鐘信號的頻率正在升高；以及所述SSC方向信號為第二電壓電平表示所述第一時鐘信號的頻率正在降低。
  4. 根據請求項1所述的電路，其中，所述相位內插器使用所述控制碼來消除所述第一時鐘信號的SSC分量以產生所述輸出時鐘信號。
  5. 根據請求項1所述的電路，其中，回應於所述SSC方向信號指示所述第一時鐘信號的頻率正在降低，所述控制碼的由所述控制信號貢獻的分量被所述相位內插器使用來提前所述第一時鐘信號的相位以產生所述輸出時鐘信號。
  6. 根據請求項1所述的電路，其中，回應於所述SSC方向信號指示所述第一時鐘信號的頻率正在升高，所述控制碼的由所述控制信號貢獻的分量被所述相位內插器使用來延遲所述第一時鐘信號的相位以產生所述輸出時鐘信號。
  7. 根據請求項1所述的電路，其中，所述SSC解調器分析所述SSC方向信號以獲得所述第一時鐘信號的相位資訊，其中所述相位資訊被所述SSC解調器使用來產生所述控制信號，或者所述相位資訊被所述控制碼產生器使用來產生所述控制碼。
  8. 一種電路，包括： 鎖相環，用於產生具有擴頻時鐘(SSC)調製的第一時鐘信號和控制信號；以及 時鐘和資料恢復(CDR)電路，包括： 相位檢測器，用於根據輸入信號和輸出時鐘信號產生檢測結果，其中，所述輸入信號具有SSC調製； 數位回路濾波器，耦接所述相位檢測器，用於對所述檢測結果進行濾波以產生濾波後的信號； 第一相位內插器，用於根據所述濾波後的信號和所述第一時鐘信號產生輸出時鐘信號；以及 第二相位內插器，用於根據所述控制信號消除所述第一時鐘信號的SSC分量或消除所述輸出時鐘信號中所述第一時鐘信號貢獻的SSC分量。
  9. 根據請求項8所述的電路，其中，所述第二相位內插器位於所述相位檢測器和所述第一相位內插器之間，所述第二相位內插器用於接收所述輸出時鐘信號，根據所述控制信號調整所述輸出時鐘信號的相位以生成調整後的輸出時鐘信號，並且所述相位檢測器用於比較所述輸入信號的相位和所述調整後的輸出時鐘信號的相位以產生所述檢測結果。
  10. 根據請求項8所述的電路，其中，所述第二相位內插器位於所述PLL和所述第一相位內插器之間，並且所述第二相位內插器用於接收所述第一時鐘信號，根據所述控制信號調整所述第一時鐘信號的相位以產生第二時鐘信號，並且所述第一相位內插器用於根據所述濾波後的信號調整所述第二時鐘信號的相位以產生所述輸出時鐘信號。
  11. 根據請求項9或者10所述的電路，其中，所述控制信號包括所述第一時鐘信號的頻率變化的相反方向的資訊。
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