JP6264056B2

JP6264056B2 - クロックデータリカバリー回路及びその方法

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Publication number: JP6264056B2
Application number: JP2014009570A
Authority: JP
Inventors: 有紀人 ▲角▼田; 崇之柴▲崎▼
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2014-01-22
Filing date: 2014-01-22
Publication date: 2018-01-24
Anticipated expiration: 2034-01-22
Also published as: JP2015139095A; US9059837B1

Description

本発明は、クロックデータリカバリー回路及びその方法に関する。

通信基幹向け装置やサーバ等の情報処理機器の性能向上に伴い、装置内外での通信速度の高速化が進んでいる。伝送路で劣化した信号を復元するために、高速に通信される信号を受信する受信回路にクロックデータリカバリー（Clock Data Recovery、ＣＤＲ）回路を配置することが知られている。

また、ＶＣＯ（Voltage-controlled oscillator、電圧制御発振器）で生成される第１クロック信号と、第１クロック信号から位相が９０度相違する第２クロック信号とを使用してデータ信号の位相及び周波数を検出する位相／周波数検出回路が知られている。さらに、信号の位相を調整するために信号に所望の遅延量を付加する可変遅延回路が知られている。

特表２０００−５１５３３７号公報

「A Si bipolar phase and frequency detector IC for clock extraction up to 8 Gb/s」、A. Pottbacker, et al, JSSC, VOL. 27, NO. 12, pp. 1747-1751, DEC. 1992 「Design of Integrated Circuits for Optical Communications」、Behzad Razavi、第２１７頁、September 12, 2002

クロックデータリカバリー回路において、ＶＣＯで生成した再生クロック信号の位相を可変遅延回路を使用して調整することが考えられる。しかしながら、可変遅延回路を使用して再生クロック信号の位相を調整する場合、動作温度又は電源電圧の値が調整時と使用時とで相違したときに、可変遅延回路の遅延値が変動するために、調整した再生クロック信号のタイミングがずれるおそれがある。

本発明は、動作温度又は電源電圧の値が調整時と使用時とで相違した場合でも、調整した再生クロック信号のタイミングのずれが少ないクロックデータリカバリー回路を提供することを目的とする。

１つの態様では、再生クロックでサンプリングされた再生データ信号を入力データ信号から生成するクロックデータリカバリー回路は、位相比較回路と、クロック信号生成部と、位相合成回路と、再生データ生成回路とを有する。位相比較回路は、受信データ信号の位相と第１クロック信号の位相との比較結果を示す位相比較信号を生成する。クロック信号生成部は、位相比較回路が生成した位相比較信号を使用して、第１クロック信号と、第１クロック信号と同一の周波数を有し且つ第１クロック信号との位相差が１８０度よりも小さい第２クロック信号とを生成する。位相合成回路は、第１クロック信号と第２クロック信号とを位相関係に基づいて合成して、再生クロック信号を生成する。再生データ生成回路は、再生クロック信号を使用して、受信データ信号をサンプリングして再生データ信号を生成する。

本発明では、動作温度又は電源電圧の値が調整時と使用時とで相違した場合でも、調整した再生クロック信号のタイミングのずれが少ないクロックデータリカバリー回路を提供することが可能になった。

関連するクロックデータリカバリー回路の一例の回路ブロック図である。図１に示すクロックデータリカバリー回路の第１クロック信号及び第２クロック信号、並びに第１クロック信号及び第２クロック信号の反転信号の波形を示す図である。（ａ）は関連するクロックデータリカバリー回路の他の例の回路ブロック図であり、（ｂ）は（ａ）に示す可変遅延回路の内部回路ブロック図である。クロックデータリカバリー回路の付加される遅延量を変化させた再生クロックの波形を示す図である。実施形態に係るクロックデータリカバリー回路の回路ブロック図である。図５に示す位相合成回路の内部回路ブロック図である。図５に示すクロックデータリカバリー回路の処理フローを示すフローチャートである。（ａ）は図１に示すクロックデータリカバリー回路の第１クロック信号及び第２クロック信号、並びに第１クロック信号及び第２クロック信号の反転信号の波形を示す図であり、（ｂ）は図５に示すクロックデータリカバリー回路の第１クロック信号及び第２クロック信号、並びに第１クロック信号及び第２クロック信号の反転信号の波形を示す図である。（ａ）は図３（ａ）に示すクロックデータリカバリー回路の付加される遅延量を変化させた再生クロックの波形を示す図であり、（ｂ）は図５に示すクロックデータリカバリー回路の付加される遅延量を変化させた再生クロックの波形を示す図である。図５に示すクロックデータリカバリー回路の位相合成回路並びに図３（ａ）に示すクロックデータリカバリー回路の再生クロックバッファ及び可変遅延回路で付加される遅延量の温度及び電源電圧依存性を示す図である。実施形態に係るクロックデータリカバリー回路の第１変形例の回路ブロック図である。実施形態に係るクロックデータリカバリー回路の第２変形例の回路ブロック図である。実施形態に係るクロックデータリカバリー回路の第３変形例の回路ブロック図である。

以下図面を参照して、クロックデータリカバリー回路について説明する。但し、本発明の技術的範囲はそれらの実施の形態に限定されず、特許請求の範囲に記載された発明との均等物に及ぶ点に留意されたい。

実施形態に係るクロックデータリカバリー回路について説明する前に、関連するクロックデータリカバリー回路について説明する。

図１は、関連するクロックデータリカバリー回路の一例の回路ブロック図である。

クロックデータリカバリー回路９０１は、位相／周波数比較回路１０と、チャージポンプ１１と、ループフィルタ１２と、ＶＣＯ１３と、第１クロックバッファ１４と、第２クロックバッファ１５とを有する。クロックデータリカバリー回路９０１は、遅延回路９１６と、再生データ生成回路１７とを更に有する。

位相／周波数比較回路１０は、第１クロック信号ＣＬＫ−ＩＢ及び第２クロック信号ＣＬＫ−ＱＢを使用して、受信したデータを示す受信データ信号と第１クロック信号ＣＬＫ−ＩＢとの位相及び周波数を比較する。位相／周波数比較回路１０は、受信データ信号の位相と第１クロック信号ＣＬＫ−ＩＢの位相との比較結果を示す位相比較信号ＰＤと、受信データ信号の周波数と第１クロック信号ＣＬＫ−ＩＢの周波数との比較結果を示す周波数比較信号ＦＤとを生成する。位相／周波数比較回路１０は、生成した位相比較信号ＰＤ及び周波数比較信号ＦＤをチャージポンプ１１に出力する。

チャージポンプ１１は、位相／周波数比較回路１０から入力される位相比較信号ＰＤ及び周波数比較信号ＦＤを使用して、受信データ信号と第１クロック信号ＣＬＫ−ＩＢとの位相差及び周波数差を補償するための信号を生成する。チャージポンプ１１は、第１クロック信号ＣＬＫ−ＩＢが受信データ信号よりも遅れている、又は第１クロック信号ＣＬＫ−ＩＢの周波数が受信データ信号の周波数よりも小さいと判定したとき、ループフィルタ１２にアップ信号Ｕｐを出力する。また、第１クロック信号ＣＬＫ−ＩＢが受信データ信号よりも進んでいる、又は第１クロック信号ＣＬＫ−ＩＢの周波数が受信データ信号の周波数よりも大きいと判定したとき、ループフィルタ１２にダウン信号Ｄｏｗｎを出力する。

ループフィルタ１２は、ＶＣＯ１３に電圧を供給する。ループフィルタ１２は、チャージポンプ１１から入力されるアップ信号Ｕｐ及びダウン信号Ｄｏｗｎに応じてＶＣＯ１３に供給する電圧を変動させる。ループフィルタ１２は、チャージポンプ１１からアップ信号Ｕｐが入力されると、ＶＣＯ１３に供給する電圧を上昇させる。ループフィルタ１２は、チャージポンプ１１からダウン信号Ｄｏｗｎが入力されると、ＶＣＯ１３に供給する電圧を下降させる。

ＶＣＯ１３は、ループフィルタ１２から供給される電圧に応じた周波数及び位相を有する第１クロック信号ＣＬＫ−Ｉと、第１クロック信号ＣＬＫ−Ｉから位相が９０度遅れた第２クロック信号ＣＬＫ−Ｑとを生成する。

第１クロックバッファ１４は、ＶＣＯ１３で生成された第１クロック信号ＣＬＫ−Ｉをバッファリングして位相／周波数比較回路１０に出力する。第２クロックバッファ１５は、ＶＣＯ１３で生成された第２クロック信号ＣＬＫ−Ｑをバッファリングして位相／周波数比較回路１０に出力する。第１クロックバッファ１４の遅延量は、第２クロックバッファ１５の遅延量と等しい。

遅延回路９１６は、ＶＣＯ１３で生成された第１クロック信号ＣＬＫ−Ｉに所定の遅延量を付加することにより、再生データ生成回路１７がクロック信号として使用する再生クロック信号の位相を調整する。

再生データ生成回路１７は、一例ではデータフリップフロップであり、遅延回路９１６で位相が調整された再生クロック信号を使用して、受信データ信号をサンプリングすることにより、受信データ信号から再生データを生成する。

図２は、クロックデータリカバリー回路９０１の第１クロック信号ＣＬＫ−Ｉ及び第２クロック信号ＣＬＫ−Ｑ、並びに第１クロック信号ＣＬＫ−Ｉ及び第２クロック信号ＣＬＫ−Ｑの反転信号の波形を示す図である。図２において、横軸は時間を示し、縦軸は電圧を示す。また、図２において、実線はＶＣＯ１３から出力された第１クロック信号ＣＬＫ−Ｉの波形を示し、破線はＶＣＯ１３から出力された第２クロック信号ＣＬＫ−Ｑの波形を示す。また、図２において、一点鎖線は第１クロック信号ＣＬＫ−Ｉの反転信号の波形を示し、二点鎖線は第２クロック信号ＣＬＫ−Ｑの反転信号の波形を示す。また、図２において、双方向矢印Ｄｅｌａｙ１は第１クロック信号ＣＬＫ−Ｉと第２クロック信号ＣＬＫ−Ｑとの位相差を示し、双方向矢印Ｄｅｌａｙ２は第２クロック信号ＣＬＫ−Ｑと第１クロック信号ＣＬＫ−１の反転信号との位相差を示す。

クロックデータリカバリー回路９０１では、Ｄｅｌａｙ１の大きさとＤｅｌａｙ２の大きさとが相違しており、第１クロック信号ＣＬＫ−Ｉと第２クロック信号ＣＬＫ−Ｑとの位相差が９０度から外れている。ＶＣＯ１３で生成された第１クロック信号ＣＬＫ−Ｉは、第１クロックバッファ１４及び遅延回路９１６に出力される。一方、ＶＣＯ１３で生成された第２クロック信号ＣＬＫ−Ｑは、第２クロックバッファ１５のみに出力される。クロックデータリカバリー回路９０１では、駆動する負荷の大きさが相違するため、ＶＣＯ１３が第１クロック信号を出力するときの遅延量と、ＶＣＯ１３が第２クロック信号を出力するときの遅延量とが相違する。第１クロック信号の遅延量と、第２クロック信号の遅延量とが相違すると、ＶＣＯ１３からそれぞれ出力される第１クロック信号ＣＬＫ−Ｉ及び第２クロック信号ＣＬＫ−Ｑの位相差が９０度から外れる。第１クロック信号ＣＬＫ−ＩＢ及び第２クロック信号ＣＬＫ−ＱＢの位相差が９０度から外れると、位相／周波数比較回路１０の周波数検出精度が低下するという問題がある。

図３（ａ）は関連するクロックデータリカバリー回路の他の例の回路ブロック図であり、図３（ｂ）は図３（ａ）に示す可変遅延回路の内部回路ブロック図である。

クロックデータリカバリー回路９０２は、再生クロックバッファ９１８と可変遅延回路９１９とが遅延回路９１６の代わりに配置されることが、クロックデータリカバリー回路９０１と相違する。

再生クロックバッファ９１８は、ＶＣＯ１３で生成された第１クロック信号ＣＬＫ−Ｉをバッファリングして可変遅延回路９１９に出力する。再生クロックバッファ９１８の遅延量は、第１クロックバッファ１４の遅延量と等しい。

可変遅延回路９１９は、第１電流源９２１と、第２電流源９２２と、第１抵抗９３１と、第２抵抗９３２と、第１トランジスタ９４１〜第４トランジスタ９４４とを有する。第１電流源９２１の一端は接地され、他端は第１トランジスタ９４１及び第２トランジスタ９４２のエミッタに接続される。第２電流源９２２の一端は接地され、他端は第３トランジスタ９４３及び第４トランジスタ９４４のエミッタに接続される。第１抵抗９３１の一端は電源電圧に接続され、他端は第１トランジスタ９４１のコレクタと、第３トランジスタ９４３のベースと、第４トランジスタ９４４のコレクタと、出力端子Ｏｕｔの一端に接続される。第２抵抗９３２の一端は電源電圧に接続され、他端は第２トランジスタ９４２のコレクタと、第３トランジスタ９４３のコレクタと、第４トランジスタ９４４のベースと、出力端子Ｏｕｔの他端に接続される。第１トランジスタ９４１のベースは入力端子Ｉｎの一端に接続され、第２トランジスタ９４２のベースは入力端子Ｉｎの他端に接続される。

可変遅延回路９１９は、入力端子Ｉｎに入力される第１クロック信号ＣＬＫ−Ｉに、所望の遅延量を付加することにより、再生データ生成回路がクロック信号として使用する再生クロック信号の位相を調整する。

図４は、クロックデータリカバリー回路９０２の付加される遅延量を変化させた再生クロックの波形を示す図である。図４において、横軸は時間を示し、縦軸は電圧を示す。また、図４において、実線は可変遅延回路９１９で第１の遅延量が第１クロック信号ＣＬＫ−Ｉに付加された波形を示し、破線は可変遅延回路９１９で第１の遅延量よりも大きい第２の遅延量が第１クロック信号ＣＬＫ−Ｉに付加された波形を示す。また、図４において、一点鎖線は可変遅延回路９１９で第２の遅延量よりも更に大きい第３の遅延量が第１クロック信号ＣＬＫ−Ｉに付加された波形を示す。

クロックデータリカバリー回路９０２では、可変遅延回路９１９が第１クロック信号ＣＬＫ−Ｉに付加する遅延量が大きくなるに従って、再生データ生成回路１７に入力される再生クロック信号の振幅が小さくなる。再生データ生成回路１７に入力される再生クロック信号の振幅が小さくなると、再生データ生成回路１７の信号再生特性が劣化するおそれがある。

図５は、実施形態に係るクロックデータリカバリー回路の回路ブロック図である。

クロックデータリカバリー回路１は、遅延回路９１６の代わりに位相合成回路１６が配置されることが、クロックデータリカバリー回路９０１と相違する。クロックデータリカバリー回路１では、ＶＣＯ１３で生成された第１クロック信号ＣＬＫ−Ｉは第１クロックバッファ１４及び位相合成回路１６に出力され、第２クロック信号ＣＬＫ−Ｑは第２クロックバッファ１５及び位相合成回路１６に出力される。ＶＣＯ１３が第１クロック信号ＣＬＫ−Ｉを出力するときに駆動する負荷と、ＶＣＯ１３が第２クロック信号ＣＬＫ−Ｑを出力するときに駆動する負荷とは略等しくなる。

図６は、位相合成回路１６の内部回路ブロック図である。

位相合成回路１６は、第１電流源２１と、第２電流源２２と、第１抵抗３１と、第２抵抗３２と、第１トランジスタ４１〜第４トランジスタ４４とを有する。第１電流源２１の一端は接地され、他端は第１トランジスタ４１及び第２トランジスタ４２のエミッタに接続される。第２電流源２２の一端は接地され、他端は第３トランジスタ４３及び第４トランジスタ４４のエミッタに接続される。第１抵抗３１の一端は電源電圧に接続され、他端は第１トランジスタ４１及び第４トランジスタ４４のコレクタと、出力端子Ｏｕｔの一端に接続される。第２抵抗３２の一端は電源電圧に接続され、他端は第２トランジスタ４２及び第３トランジスタ４３のコレクタと、出力端子Ｏｕｔの他端に接続される。第１トランジスタ４１のベースは第１入力端子Ｉｎ１の一端に接続され、第２トランジスタ４２のベースは第１入力端子Ｉｎ１の他端に接続される。第３トランジスタ４３のベースは第２入力端子Ｉｎ２の一端に接続され、第４トランジスタ４４のベースは第２入力端子Ｉｎ２の他端に接続される。

位相合成回路１６の第１入力端子Ｉｎ１には、第１クロック信号ＣＬＫ−Ｉが入力され、位相合成回路１６の第２入力端子Ｉｎ２には、第２クロック信号ＣＬＫ−Ｑが入力される。位相合成回路１６は、第１入力端子Ｉｎ１に入力される第１クロック信号ＣＬＫ−Ｉと第２入力端子Ｉｎ２に入力される第２クロック信号ＣＬＫ−Ｑとを干渉させて、重み付けにより位相調整させることにより再生クロック信号を生成する。すなわち、位相合成回路１６は、第１クロック信号ＣＬＫ−Ｉと第２クロック信号ＣＬＫ−Ｑとを、それぞれの位相により決定される合成比率で合成することにより、再生クロック信号を生成する。位相合成回路１６は、第１クロック信号ＣＬＫ−Ｉ及び第２クロック信号ＣＬＫ−Ｑを位相関係に基づいて合成した再生データを出力端子Ｏｕｔから出力し、受信データを再生データ生成回路１７がサンプリングするタイミングが最適になるように設定する。

図７は、クロックデータリカバリー回路１の処理フローを示すフローチャートである。

まず、ステップＳ１０１において、位相／周波数比較回路１０は、第１クロック信号ＣＬＫ−ＩＢと、第２クロック信号ＣＬＫ−ＱＢとを使用して、受信データ信号と第１クロック信号ＣＬＫ−ＩＢとの位相及び周波数を比較する。そして、位相／周波数比較回路１０は、受信データ信号と第１クロック信号ＣＬＫ−ＩＢとの位相及び周波数の比較結果をそれぞれ示す位相比較信号ＰＤ及び周波数比較信号ＦＤをチャージポンプ１１に出力する。

次いで、ステップＳ１０２において、チャージポンプ１１は、位相比較信号ＰＤ及び周波数比較信号ＦＤを使用して、受信データ信号と第１クロック信号ＣＬＫ−ＩＢとの位相差及び周波数差を補償するための信号を生成する。チャージポンプ１１は、入力された位相比較信号ＰＤ及び周波数比較信号ＦＤに応じて、アップ信号Ｕｐ又はダウン信号Ｄｏｗｎを出力する。

次いで、ステップＳ１０３において、ループフィルタ１２は、チャージポンプ１１から入力されるアップ信号Ｕｐ及びダウン信号Ｄｏｗｎに応じて変動させた電圧をＶＣＯ１３に供給する。

次いで、ステップＳ１０４において、ＶＣＯ１３は、ループフィルタ１２から供給された電圧に応じた周波数及び位相を有する第１クロック信号ＣＬＫ−Ｉと、第１クロック信号ＣＬＫ−Ｉから位相が９０度遅れた第２クロック信号ＣＬＫ−Ｑとを生成する。

次いで、ステップＳ１０５において、位相合成回路１６は、ＶＣＯ１３で生成された第１クロック信号ＣＬＫ−Ｉ及び第２クロック信号ＣＬＫ−Ｑを位相関係に基づいて合成して再生クロック信号を生成する。

次いで、ステップＳ１０６において、再生データ生成回路１７は、位相合成回路１６で合成された再生クロック信号を使用して、受信データ信号をサンプリングすることにより、受信データ信号から再生データを生成する。

図８（ａ）は、クロックデータリカバリー回路９０１の第１クロック信号ＣＬＫ−Ｉ及び第２クロック信号ＣＬＫ−Ｑ、並びに第１クロック信号ＣＬＫ−Ｉ及び第２クロック信号ＣＬＫ−Ｑの反転信号の波形を示す図である。図８（ｂ）は、クロックデータリカバリー回路１第１クロック信号ＣＬＫ−Ｉ及び第２クロック信号ＣＬＫ−Ｑ、並びに第１クロック信号ＣＬＫ−Ｉ及び第２クロック信号ＣＬＫ−Ｑの反転信号の波形を示す図である。図８（ａ）及び８（ｂ）において、横軸は時間を示し、縦軸は電圧を示す。また、図８（ａ）及び８（ｂ）において、実線はＶＣＯ１３から出力された第１クロック信号ＣＬＫ−Ｉの波形を示し、破線はＶＣＯ１３から出力された第２クロック信号ＣＬＫ−Ｑの波形を示す。また、図８（ａ）及び８（ｂ）において、一点鎖線は第１クロック信号ＣＬＫ−Ｉの反転信号の波形を示し、二点鎖線は第２クロック信号ＣＬＫ−Ｑの反転信号の波形を示す。また、図８（ａ）及び８（ｂ）において、双方向矢印Ｄｅｌａｙ１は第１クロック信号ＣＬＫ−Ｉと第２クロック信号ＣＬＫ−Ｑとの位相差を示す。また、図８（ａ）及び８（ｂ）において、双方向矢印Ｄｅｌａｙ２は第２クロック信号ＣＬＫ−Ｑと第１クロック信号ＣＬＫ−１の反転信号との位相差を示す。

クロックデータリカバリー回路９０１では、駆動する負荷の大きさが相違するため、第１クロック信号ＣＬＫ−Ｉの遅延量と、第２クロック信号ＣＬＫ−Ｑの遅延量とが相違する。一方、クロックデータリカバリー回路１では、第１クロック信号ＣＬＫ−Ｉ及び第２クロック信号ＣＬＫ−Ｑのそれぞれを出力するときに駆動する負荷とが略等しくなるので、第１クロック信号ＣＬＫ−Ｉ及び第２クロック信号ＣＬＫ−Ｑの遅延量は略等しくなる。クロックデータリカバリー回路１では、第１クロック信号ＣＬＫ−Ｉ及び第２クロック信号ＣＬＫ−Ｑの遅延量が略等しくなり、位相／周波数比較回路１０に入力されるクロック信号ＣＬＫ−ＩＢ及び第２クロック信号ＣＬＫ−ＱＢの位相差は、９０度になる。クロックデータリカバリー回路１では、位相／周波数比較回路１０に入力されるクロック信号ＣＬＫ−ＩＢ及び第２クロック信号ＣＬＫ−ＱＢの位相差が９０度に維持されるので、位相／周波数比較回路１０の周波数検出精度が低下するおそれはない。

図９（ａ）はクロックデータリカバリー回路９０２の付加される遅延量を変化させた再生クロックの波形を示す図であり、図９（ｂ）はクロックデータリカバリー回路１の付加される遅延量を変化させた再生クロックの波形を示す図である。図９（ａ）及び９（ｂ）において、横軸は時間を示し、縦軸は電圧を示す。また、図９（ａ）及び９（ｂ）において、実線は、可変遅延回路９１９及び位相合成回路１６のそれぞれで第１の遅延量が第１クロック信号ＣＬＫ−Ｉに付加された波形を示す。また、破線は、可変遅延回路９１９及び位相合成回路１６のそれぞれで第１の遅延量よりも大きい第２の遅延量が第１クロック信号ＣＬＫ−Ｉに付加された波形を示す。また、一点鎖線は、可変遅延回路９１９及び位相合成回路１６のそれぞれで第２の遅延量よりも更に大きい第３の遅延量が第１クロック信号ＣＬＫ−Ｉに付加された波形を示す。

クロックデータリカバリー回路９０２では、可変遅延回路９１９が第１クロック信号ＣＬＫ−Ｉに付加する遅延量を大きくするに従って、再生データ生成回路１７に入力される再生クロック信号の振幅が小さくなる。一方、クロックデータリカバリー回路１では、可変遅延回路９１９が第１クロック信号ＣＬＫ−Ｉに付加する遅延量を大きくしたときに、再生データ生成回路１７に入力される再生クロック信号の振幅が小さくなる割合が小さい。クロックデータリカバリー回路１では、再生データ生成回路１７に入力される再生クロック信号の振幅が小さくなる割合が小さいので、再生データ生成回路１７の信号再生特性が劣化するおそれは低い。

クロックデータリカバリー回路１では、上記の第１クロック信号ＣＬＫ−Ｉ及び第２クロック信号ＣＬＫ−Ｑのそれぞれを出力するときに駆動する負荷を略等しくする効果と、位相合成による遅延量の最適調整を行う効果が、位相合成回路１６を追加することのみで、同時に行えるため、回路規模増大やそれに伴う電力増加を抑制することができる。

図１０は、クロックデータリカバリー回路１の位相合成回路１６並びにクロックデータリカバリー回路９０２の再生クロックバッファ９１８及び可変遅延回路９１９で付加される遅延量の温度及び電源電圧依存性を示す図である。図１０において、横軸は温度条件及び電源電圧条件を示し、縦軸は付加される遅延量の大きさを示す。また、図１０において、四角形はクロックデータリカバリー回路１の位相合成回路１６で付加される遅延量を示し、ひし形はクロックデータリカバリー回路９０２の可変遅延回路９１９で付加される遅延量を示す。

クロックデータリカバリー回路１の位相合成回路１６で付加される遅延量は、クロックデータリカバリー回路９０２の再生クロックバッファ９１８及び可変遅延回路９１９で付加される遅延量と比較して、温度条件及び電源電圧条件の変動に伴う変化が小さい。再生クロックバッファ９１８及び可変遅延回路９１９の遅延量は、再生クロックバッファ９１８及び可変遅延回路９１９のそれぞれを形成する複数のトランジスタの動作速度により規定されるので、温度条件及び電源電圧条件の変動に伴って大きく変動する。一方、クロックデータリカバリー回路１の位相合成回路１６の遅延量は、第１クロック信号ＣＬＫ−Ｉと第２クロック信号ＣＬＫ−Ｑとの間の位相関係により規定される。温度条件及び電源電圧条件の変動に伴って第１クロック信号ＣＬＫ−Ｉ及び第２クロック信号ＣＬＫ−Ｑの周波数が変動した場合でも、第１クロック信号ＣＬＫ−Ｉ及び第２クロック信号ＣＬＫ−Ｑの相互の位相関係は変動しない。位相合成回路１６の遅延量は、温度条件及び電源電圧条件が変動した場合でも第１クロック信号ＣＬＫ−Ｉ及び第２クロック信号ＣＬＫ−Ｑの相互の位相関係は変動しないので、第１クロック信号ＣＬＫ−Ｉ及び第２クロック信号ＣＬＫ−Ｑを位相合成をしたクロック信号である再生クロック信号も連動し、第１クロック信号ＣＬＫ−Ｉ及び第２クロック信号ＣＬＫ−Ｑに対する再生クロック信号の位相関係も、温度条件及び電源電圧条件の変動に伴う変化量が小さい。

図１１は、実施形態に係るクロックデータリカバリー回路の第１変形例の回路ブロック図である。

クロックデータリカバリー回路２は、ＶＣＯ１３の代わりに位相制御回路２３が配置されることが、クロックデータリカバリー回路１と相違する。位相制御回路２３は、第１入力クロック信号ＣＬＫ−Ｉ０と第２入力クロック信号ＣＬＫ−Ｑ０との合成比率をループフィルタ１２から供給される電圧に応じて合成して、第１クロック信号ＣＬＫ−Ｉ及び第２クロック信号ＣＬＫ−Ｑを生成する。

図１２は、実施形態に係るクロックデータリカバリー回路の第２変形例の回路ブロック図である。

クロックデータリカバリー回路３は、ＶＣＯ１３の代わりにＶＣＯ２４及び１／４波長遅延回路２５が配置されることが、クロックデータリカバリー回路１と相違する。ＶＣＯ２４は、ループフィルタ１２から供給される電圧に応じた周波数及び位相を有する第１クロック信号ＣＬＫ−Ｉを生成する。１／４波長遅延回路２５は、第１クロック信号ＣＬＫ−Ｉを１／４波長遅延させることにより、第１クロック信号ＣＬＫ−Ｉから位相が９０度遅れた第２クロック信号ＣＬＫ−Ｑを生成する。

図１３は、実施形態に係るクロックデータリカバリー回路の第３変形例の回路ブロック図である。

クロックデータリカバリー回路４は、ＶＣＯ１３の代わりに位相制御回路２６及び１／４波長遅延回路２５が配置されることが、クロックデータリカバリー回路１と相違する。位相制御回路２６は、第１入力クロック信号ＣＬＫ−Ｉ０と第２入力クロック信号ＣＬＫ−Ｑ０との合成比率をループフィルタ１２のから供給される電圧に応じて合成して、第１クロック信号ＣＬＫ−Ｉを生成する。１／４波長遅延回路２５は、第１クロック信号ＣＬＫ−Ｉを１／４波長遅延させることにより、第１クロック信号ＣＬＫ−Ｉから位相が９０度遅れた第２クロック信号ＣＬＫ−Ｑを生成する。

クロックデータリカバリー回路１〜４では、温度条件及び電源電圧条件が変動した場合でも第１クロック信号及び第２クロック信号の相互の位相関係は変動しないので、第１クロック信号ＣＬＫ−Ｉ及び第２クロック信号ＣＬＫ−Ｑを位相合成をしたクロック信号である再生クロック信号も連動し、第１クロック信号ＣＬＫ−Ｉ及び第２クロック信号ＣＬＫ−Ｑに対する再生クロック信号の位相関係も、温度条件及び電源電圧条件の変動に伴う位相合成回路１６の遅延量の変化量は小さい。

また、クロックデータリカバリー回路１〜４では、位相／周波数比較回路１０に入力されるクロック信号及び第２クロック信号の位相差が９０度に維持されるので、位相／周波数比較回路１０の周波数検出精度が低下するおそれはない。

また、クロックデータリカバリー回路１〜４では、再生データ生成回路１７に入力される再生クロック信号の振幅が小さくなる割合が小さいので、再生データ生成回路１７の信号再生特性が劣化するおそれは低い。

クロックデータリカバリー回路１〜４では、位相／周波数比較回路１０で生成される位相比較信号ＰＤ及び周波数比較信号ＦＤの双方を使用してＶＣＯに供給される電圧を制御することにより、再生クロック信号が高精度且つ迅速に生成されている。しかしながら、位相比較信号ＰＤのみを使用して生成される再生クロック信号を使用して再生データ信号を生成してもよい場合には、位相比較信号ＰＤのみを生成する位相比較回路を位相／周波数比較回路１０の代わりに配置してもよい。位相比較回路が位相／周波数比較回路１０の代わりに配置される場合、位相比較回路は、第１クロック信号ＣＬＫ−Ｉ又は第２クロック信号ＣＬＫ−Ｑの何れか一方を使用して位相比較信号ＰＤを生成する。

また、クロックデータリカバリー回路１〜４では、位相合成回路１６に入力される第１クロック信号ＣＬＫ−Ｉの位相及び第２クロック信号ＣＬＫ−Ｑの位相の間の位相差は９０度である。しかしながら、位相合成回路１６に入力される第２クロック信号は、第１クロック信号と同一の周波数を有し且つ前記第１クロック信号との位相差が９０度に近いほど効果的であるが、０度よりも大きく且つ１８０度よりも小さい信号であればよい。

また、クロックデータリカバリー回路１〜４では、互いに位相が９０度相違する２つのクロック信号を出力するＶＣＯ１３が配置されるが、ＶＣＯ１３の代わりに互いに位相が９０度相違する４つのクロック信号を出力するＶＣＯを配置してもよい。

以上の変形例１〜３を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
前記受信データ信号の位相と第１クロック信号の位相との比較結果を示す位相比較信号を生成する位相比較回路（１０）と、
前記位相比較回路が生成した位相比較信号を使用して、前記第１クロック信号と、前記第１クロック信号と同一の周波数を有し且つ前記第１クロック信号との位相差が１８０度よりも小さい第２クロック信号とを生成するクロック信号生成部（１３）と、
前記第１クロック信号と前記第２クロック信号とを位相関係に基づいて合成して、前記再生クロック信号を生成する位相合成回路（１６）と、
前記再生クロック信号を使用して、前記受信データ信号をサンプリングして前記再生データ信号を生成する再生データ生成回路（１７）と、
を有することを特徴とするクロックデータリカバリー回路（１、図５）。
（付記２）
前記第１クロック信号及び前記第２クロック信号のデューティー比は、５０％である、付記１に記載のクロックデータリカバリー回路（１、図５）。
（付記３）
前記第１クロック信号の位相と前記第２クロック信号の位相の間の位相差は、９０度である、付記１に記載のクロックデータリカバリー回路（１、図５）。
（付記４）
前記クロック信号生成部（１３）は、前記第１クロック信号及び前記第２クロック信号を生成する発振回路である、付記１に記載のクロックデータリカバリー回路（１、図５）。
（付記５）
前記クロック信号生成部（１３）は、同一の周波数を有し且つ位相差が１８０度よりも小さい２つのクロック信号を合成することにより前記第１クロック信号及び前記第２クロック信号を生成する、付記１に記載のクロックデータリカバリー回路（２、図１１）。
（付記６）
前記第２クロック信号は、前記第１クロック信号を遅延させて生成される、付記１に記載のクロックデータリカバリー回路（３、図１２）。

１、２、３、４、９０１、９０２クロックデータリカバリー回路
１０位相／周波数比較回路（位相比較回路）
１１チャージポンプ
１２ループフィルタ
１３、２３ＶＣＯ（クロック信号生成部）
１４第１クロックバッファ
１５第２クロックバッファ
１６位相合成回路
１７再生データ生成回路
２４、２６位相制御回路（クロック信号生成部）
２５１／４波長遅延回路
９１６遅延回路
９１８再生クロックバッファ
９１９可変遅延回路

Claims

受信データ信号の位相と第１クロック信号の位相との比較結果を示す位相比較信号を生成し、且つ前記第１クロック信号及び前記第１クロック信号と同一の周波数を有し且つ前記第１クロック信号との位相差が９０度である第２クロック信号の双方を使用して、前記受信データ信号の周波数と前記第１クロック信号の周波数との比較結果を示す周波数比較信号を生成する位相／周波数比較回路と、
前記位相比較信号及び前記周波数比較信号を使用して、前記第１クロック信号と、前記第２クロック信号とを生成するクロック信号生成部と、
負荷が等しい入力端に前記第１クロック信号と前記第２クロック信号が入力され、前記第１クロック信号と前記第２クロック信号とを位相関係に基づいて合成して、再生クロック信号を生成する位相合成回路と、
前記再生クロック信号を使用して、前記受信データ信号をサンプリングして再生データ信号を生成する再生データ生成回路と、
を有することを特徴とするクロックデータリカバリー回路。
前記位相合成回路は、前記第１クロック信号の位相と前記第２クロック信号の位相とにより決定される合成比率で前記第１クロック信号と前記第２クロック信号とを合成することにより、前記再生クロック信号を生成する、請求項１に記載のクロックデータリカバリー回路。
前記クロック信号生成部で生成された第１クロック信号をバッファリングして前記位相／周波数比較回路に出力する第１クロックバッファと、
入力端の負荷が前記第１クロックバッファと等しく、前記クロック信号生成部で生成された第２クロック信号をバッファリングして前記位相／周波数比較回路に出力する第２クロックバッファと、
を更に有する、請求項１又は２に記載のクロックデータリカバリー回路。
受信データ信号の位相と第１クロック信号の位相との比較結果を示す位相比較信号を生成し、
前記第１クロック信号及び前記第１クロック信号と同一の周波数を有し且つ前記第１クロック信号との位相差が９０度である第２クロック信号の双方を使用して、前記受信データ信号の周波数と前記第１クロック信号の周波数との比較結果を示す周波数比較信号を生成し、
前記位相比較信号及び前記周波数比較信号を使用して、前記第１クロック信号と、前記第２クロック信号とを生成し、
負荷が等しい入力端に入力された前記第１クロック信号と前記第２クロック信号とを位相関係に基づいて合成して、再生クロック信号を生成し、
前記再生クロック信号を使用して、前記受信データ信号をサンプリングして再生データ信号を生成する、
ことを特徴とするクロックデータリカバリー方法。