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TW202249224A - 半導體元件 - Google Patents

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TW202249224A
TW202249224A TW110135825A TW110135825A TW202249224A TW 202249224 A TW202249224 A TW 202249224A TW 110135825 A TW110135825 A TW 110135825A TW 110135825 A TW110135825 A TW 110135825A TW 202249224 A TW202249224 A TW 202249224A
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TW
Taiwan
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hole
layer
electrode
substrate
Prior art date
Application number
TW110135825A
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English (en)
Inventor
丁少鋒
安正勳
崔允基
Original Assignee
南韓商三星電子股份有限公司
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Abstract

一種半導體元件包括：半導體基板，包括連接區；一對磊晶圖案，設置於半導體基板處；電容器，設置於所述一對磊晶圖案之間；中間連接層，位於電容器上；內連層，位於中間連接層上；以及貫穿孔，設置於內連層之下且穿透半導體基板的連接區。電容器包括：半導體基板的上部部分，位於所述一對磊晶圖案之間；金屬電極，位於半導體基板的上部部分上；以及介電圖案，設置於半導體基板的上部部分與金屬電極之間。貫穿孔通過內連層及中間連接層連接至電容器。

Description

半導體元件
[相關申請案的交叉參考]
本美國非臨時專利申請案基於35 U.S.C. §119主張於2021年2月26日在韓國智慧財產局中提出申請的韓國專利申請案第10-2021-0026917號的優先權，所述韓國專利申請案的揭露內容特此全文併入供參考。
本發明概念的實施例是有關於一種半導體元件，且更具體而言，是有關於一種包括貫穿孔的半導體元件。
三維（3-dimensional，3D）封裝可為包括多個垂直堆疊的半導體晶片的單個半導體封裝。2.5D封裝可包括應用於被動矽中介層而非主動晶片的矽穿孔（through-silicon via，TSV）以及藉由倒裝晶片結合方法結合於中介層的頂表面上的晶片。隨著3D封裝及2.5D封裝的發展，穿透基板、晶粒或中介層以形成垂直電性連接的TSV已被認為是重要的。隨著半導體元件的大小及設計規則逐漸減小，期望開發一種能夠在使用TSV的3D封裝或2.5D封裝的積體技術中增加積體密度且改善TSV的可靠性的半導體元件。
本發明概念的實施例可提供一種能夠改善可靠性的半導體元件。
在本發明概念的實施例中，一種半導體元件可包括：半導體基板，包括連接區；一對第一磊晶圖案，設置於所述半導體基板處；電容器，設置於所述一對第一磊晶圖案之間；中間連接層，位於所述電容器上；內連層，位於所述中間連接層上；以及貫穿孔，設置於所述內連層之下且穿透所述半導體基板的所述連接區。所述電容器可包括：所述半導體基板的上部部分，位於所述一對第一磊晶圖案之間；金屬電極，位於所述半導體基板的所述上部部分上；以及介電圖案，設置於所述半導體基板的所述上部部分與所述金屬電極之間。所述貫穿孔可通過所述內連層及所述中間連接層連接至所述電容器。
在本發明概念的實施例中，一種半導體元件可包括：基板，包括邏輯胞元區及連接區；電容器，設置於所述連接區處；貫穿孔，與所述電容器相鄰地設置且穿透所述連接區；以及虛設電晶體，與所述貫穿孔間隔開，使得所述電容器插入於所述虛設電晶體與所述貫穿孔之間。所述電容器可包括：金屬電極，位於所述基板上；以及介電圖案，位於所述基板與所述金屬電極之間。所述虛設電晶體可包括閘極電極。所述金屬電極可在與所述基板的頂表面平行的第一方向上具有第一寬度，且所述閘極電極可在所述第一方向上具有第二寬度。所述第一寬度可大於所述第二寬度。
在本發明概念的實施例中，一種半導體元件可包括：矽基板，包括邏輯胞元區及連接區；主動圖案，設置於所述連接區處且自所述連接區的頂表面突出；元件隔離層，覆蓋所述主動圖案的下部部分的側壁且暴露出所述主動圖案的上部部分；金屬電極，與所述主動圖案交疊；介電圖案，位於所述金屬電極與所述主動圖案之間；磊晶圖案，與所述金屬電極的一側相鄰；中間連接層，位於所述金屬電極及所述磊晶圖案上，所述中間連接層包括：接地接觸件，電性連接至所述磊晶圖案；以及電極接觸件，電性連接至所述金屬電極；內連層，位於所述中間連接層上，所述內連層包括：內連線；以及通孔，將所述內連線電性連接至所述中間連接層；以及貫穿孔，設置於所述內連層之下且穿透所述連接區。所述通孔可包括第一通孔、第二通孔及第三通孔。所述第一通孔可連接至所述貫穿孔，所述第二通孔可連接至所述接地接觸件，且所述第三通孔可連接至所述電極接觸件。所述第一通孔與所述第三通孔可通過所述內連線中的第一內連線彼此電性連接。
圖1是示出根據本發明概念一些實施例的半導體元件的平面圖。
參照圖1，可提供邏輯晶片LGC。邏輯晶片LGC可包括位於基板100上的邏輯胞元區LCR。舉例而言，邏輯胞元區LCR可包括第一邏輯胞元區LCR1至第四邏輯胞元區LCR4。第一邏輯胞元區LCR1至第四邏輯胞元區LCR4可以二維方式佈置於基板100上。邏輯胞元區LCR中的每一者可為其中設置有構成邏輯電路的邏輯胞元（即，標準胞元）的區。如本文中所使用，用語「邏輯胞元」可指被配置成實行單個邏輯操作且由多個內連的金屬氧化物半導體場效電晶體（metal oxide semiconductor field effect transistor，MOSFET）構成的單元電路。邏輯胞元的實例包括反及閘、反或閘、反相器及鎖存器。另外，將顯而易見，本發明並不限於一或多個邏輯胞元，而是可結合一或多個電晶體、電晶體的一部分、積體電路（例如，包括多個內連的邏輯胞元）、半導體晶片、多個半導體晶片（例如，堆疊於封裝中）等來實施。
邏輯晶片LGC可更包括位於邏輯胞元區LCR之間的連接區CNR。第一邏輯胞元區LCR1至第四邏輯胞元區LCR4可圍繞連接區CNR佈置。可在連接區CNR中設置至少一個貫穿孔TCT。
圖2是圖1所示連接區的放大平面圖。圖3A、圖3B、圖3C及圖3D分別是沿著圖2所示線A-A’、B-B’、C-C’及D-D’截取的剖視圖。
在下文中，將參照圖2及圖3A至圖3D闡述邏輯晶片LGC的連接區CNR。
基板100可包括外置區域（keep-out zone）KOZ及虛設胞元區DMR。外置區域KOZ可與基板的距貫穿孔TCT介於約10微米的範圍內的距離的區對應。貫穿孔TCT的金屬的熱膨脹係數可不同於基板100（例如，矽基板）的熱膨脹係數。當溫度改變時，藉由熱膨脹係數之間的差異，貫穿孔TCT可向與貫穿孔TCT相鄰的基板100施加熱應力或物理應力。由於施加至基板100的應力，因此在基板100處可能出現裂紋或者基板100可能被損壞。因此，外置區域KOZ可與貫穿孔TCT周圍的其中禁止形成部件（例如，電晶體等）的區對應。
根據本發明概念的一些實施例，在外置區域KOZ中可設置有去耦合電容器CAP及epi圖案（即磊晶圖案）SD1及SD2，如下所述。虛設胞元區DMR可為其中提供虛設電晶體的區，如下所述。如本文中所使用，用語「虛設」用於指具有與其他組件相同或相似的結構及形狀但不具有實質功能且僅作為元件中的圖案存在的組件。
基板100可包括第一主動區PR及第二主動區NR。在一些實施例中，第一主動區PR可為其中形成p型金屬氧化物場效電晶體（p-type metal oxide field effect transistor，PMOSFET）的PMOSFET區，且第二主動區NR可為其中形成n型金屬氧化物場效電晶體（n-type metal oxide field effect transistor，NMOSFET）的NMOSFET區。基板100可為包含矽、鍺或矽鍺的半導體基板，或者可為化合物半導體基板。在一些實施例中，基板100可為矽基板。
第一主動區PR及第二主動區NR可由形成於基板100上部部分中的第二溝渠TR2界定。第二溝渠TR2可設置於第一主動區PR與第二主動區NR之間。第一主動區PR與第二主動區NR可在第一方向D1上彼此間隔開，使得第二溝渠TR2插入於第一主動區PR與第二主動區NR之間。第一主動區PR及第二主動區NR中的每一者可在與第一方向D1相交的第二方向D2上延伸。
在第一主動區PR處可設置有第一主動圖案AP1，且在第二主動區NR處可設置有第二主動圖案AP2。第一主動圖案AP1與第二主動圖案AP2可在第二方向D2上彼此平行延伸。第一主動圖案AP1及第二主動圖案AP2可為基板100的在垂直方向上突出的部分。舉例而言，第一主動圖案AP1及第二主動圖案AP2可自基板100的頂表面突出。在一些實施例中，第一主動圖案AP1及第二主動圖案AP2可為基板100的部份且可藉由對基板100進行蝕刻來形成，且以此種方式，自基板100突出是指突出超過基板100的頂表面。在一些實施例中，可藉由在基板100上形成磊晶層且然後將磊晶層圖案化來形成第一主動圖案AP1及第二主動圖案AP2。可在彼此相鄰的第一主動圖案AP1之間以及彼此相鄰的第二主動圖案AP2之間界定第一溝渠TR1。第一溝渠TR1可較第二溝渠TR2淺。
參照圖2及圖3A，在基板100的上部部分中可形成有第三溝渠TR3及第四溝渠TR4，以在第二方向D2上將第一主動圖案AP1分成區段。
元件隔離層ST可填充第一溝渠TR1、第二溝渠TR2、第三溝渠TR3及第四溝渠TR4。元件隔離層ST可包括氧化矽層或者可由氧化矽層形成。第一主動圖案AP1的上部部分及第二主動圖案AP2的上部部分可在元件隔離層ST上方在垂直方向上突出（參見圖3B）。第一主動圖案AP1的上部部分及第二主動圖案AP2的上部部分中的每一者可具有鰭形狀。元件隔離層ST可不覆蓋第一主動圖案AP1的上部部分及第二主動圖案AP2的上部部分。元件隔離層ST可覆蓋第一主動圖案AP1的下部部分的側壁及第二主動圖案AP2的下部部分的側壁。
在第一主動圖案AP1的上部部分中可設置有第一epi圖案（即，第一磊晶圖案）SD1。第一epi圖案SD1可為具有第一導電類型（例如，P型）的摻雜劑區。在第二主動圖案AP2的上部部分中可設置有第二epi圖案（即，第二磊晶圖案）SD2。第二epi圖案SD2可為具有第二導電類型（例如，N型）的摻雜劑區。在一些實施例中，第一epi圖案SD1及第二epi圖案SD2可為藉由選擇性磊晶生長（selective epitaxial growth，SEG）製程形成的磊晶圖案。在一些實施例中，第一epi圖案SD1及第二epi圖案SD2可為使用SEG製程在基板100的主動圖案AP1及AP2處磊晶生長的圖案。
第一epi圖案SD1可包含晶格常數大於基板100的半導體材料的晶格常數的半導體材料（例如，SiGe）。因此，第一epi圖案SD1可向第一主動圖案AP1提供壓縮應力。舉例而言，第二epi圖案SD2可包含與基板100相同的半導體材料（例如，矽）。
至少一或多個金屬電極GE1可與第一主動圖案AP1及第二主動圖案AP2相交且可在第一方向D1上延伸。舉例而言，金屬電極GE1可與第一主動圖案AP1及第二主動圖案AP2交疊。金屬電極GE1可設置於外置區域KOZ上。金屬電極GE1可在第二方向D2上佈置。當在平面圖中觀察時，金屬電極GE1可設置於第一epi圖案SD1之間。
金屬電極GE1可環繞自元件隔離層ST突出的第一主動圖案AP1及第二主動圖案AP2中的每一者的頂表面及相對的側壁。舉例而言，金屬電極GE1可沿著第一主動圖案AP1及第二主動圖案AP2中的每一者的頂表面及相對的側壁延伸。
再次參照圖2及圖3A至圖3D，在金屬電極GE1中的每一者的相對的側壁上可分別設置有一對電極間隔件GS1。電極間隔件GS1可在第一方向D1上沿著金屬電極GE1延伸。電極間隔件GS1的頂表面可高於金屬電極GE1的頂表面。電極間隔件GS1的頂表面可與稍後將闡述的第一層間絕緣層110的頂表面共面。舉例而言，電極間隔件GS1可包含SiCN、SiCON及SiN中的至少一者或者可由所述至少一者形成。在某些實施例中，電極間隔件GS1中的每一者可具有由SiCN、SiCON及SiN中的至少兩者形成的多層式結構。
在金屬電極GE1中的每一者上可設置有第一頂蓋圖案GP1。第一頂蓋圖案GP1可在第一方向D1上沿著金屬電極GE1延伸。第一頂蓋圖案GP1可包含相對於稍後將闡述的第一層間絕緣層110及第二層間絕緣層120具有蝕刻選擇性的材料或者可由相對於稍後將闡述的第一層間絕緣層110及第二層間絕緣層120具有蝕刻選擇性的材料形成。舉例而言，第一頂蓋圖案GP1可包含SiON、SiCN、SiCON及SiN中的至少一者或者可由所述至少一者形成。
在金屬電極GE1與第一主動圖案AP1之間以及金屬電極GE1與第二主動圖案AP2之間可設置有第一介電圖案GI1。第一介電圖案GI1可沿著上面設置的金屬電極GE1的底表面延伸。第一介電圖案GI1可覆蓋位於金屬電極GE1之下的元件隔離層ST的頂表面（參見圖3B）。
在一些實施例中，第一介電圖案GI1可包含介電常數高於氧化矽的介電常數的高介電常數（high dielectric constant，high-k）介電材料或者可由所述高k介電材料形成。舉例而言，高k介電材料可包括以下中的至少一者：氧化鉿、氧化鉿矽、氧化鉿鋯、氧化鉿鉭、氧化鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋰、氧化鋁、氧化鉛鈧鉭及鈮酸鉛鋅。
金屬電極GE1可包括第一金屬圖案及位於第一金屬圖案上的第二金屬圖案。
第一金屬圖案可包含用於調節電晶體的臨限值電壓的功函數金屬。可藉由調節第一金屬圖案的厚度及組成物來獲得期望的臨限值電壓。第一金屬圖案可包括金屬氮化物層或者可由金屬氮化物層形成。舉例而言，第一金屬圖案可包含氮（N）及選自由鈦（Ti）、鉭（Ta）、鋁（Al）、鎢（W）及鉬（Mo）組成的群組的至少一種金屬。第一金屬圖案可更包含碳（C）。在一些實施例中，第一金屬圖案可包括多個堆疊的功函數金屬層。
第二金屬圖案可包含具有較第一金屬圖案的電阻低的電阻的金屬或者可由所述金屬形成。舉例而言，第二金屬圖案可包含選自由鎢（W）、鋁（Al）、鈦（Ti）及鉭（Ta）組成的群組的至少一種金屬。
至少一或多個閘極電極GE2可與第一主動圖案AP1及第二主動圖案AP2相交且可在第一方向D1上延伸。舉例而言，閘極電極GE2可與第一主動圖案AP1及第二主動圖案AP2交疊。閘極電極GE2可設置於虛設胞元區DMR上。在閘極電極GE2中的每一者的相對的側壁上可分別設置有一對閘極間隔件GS2。在閘極電極GE2中的每一者上可設置有第二頂蓋圖案GP2。在閘極電極GE2與第一主動圖案AP1之間以及閘極電極GE2與第二主動圖案AP2之間可設置有第二介電圖案GI2。閘極電極GE2、閘極間隔件GS2、第二頂蓋圖案GP2及第二介電圖案GI2可分別對應於金屬電極GE1、電極間隔件GS1、第一頂蓋圖案GP1及第一介電圖案GI1。閘極電極GE2、閘極間隔件GS2、第二頂蓋圖案GP2及第二介電圖案GI2可分別包含與金屬電極GE1、電極間隔件GS1、第一頂蓋圖案GP1及第一介電圖案GI1相同的材料或者可分別由所述相同的材料形成。
根據本發明概念的一些實施例，金屬電極GE1可在第二方向D2上具有第一寬度W1。閘極電極GE2可在第二方向D2上具有第二寬度W2。第一寬度W1可大於第二寬度W2。舉例而言，第一寬度W1可介於第二寬度W2的2倍至10倍的範圍內。如下所述，可將金屬電極GE1用作去耦合電容器CAP的電極，且可增加金屬電極GE1的面積以增加去耦合電容器CAP的電容。
位於虛設胞元區DMR上的閘極電極GE2、第二介電圖案GI2以及在閘極電極GE2的相對的側處的一對epi圖案SD1或SD2可構成虛設電晶體。可將位於邏輯胞元區LCR上的epi圖案SD1及SD2用作源極/汲極圖案。
在基板100上可設置有第一層間絕緣層110。第一層間絕緣層110可覆蓋電極間隔件GS1、閘極間隔件GS2以及第一epi圖案SD1及第二epi圖案SD2。第一層間絕緣層110的頂表面可與第一頂蓋圖案GP1的頂表面及第二頂蓋圖案GP2的頂表面以及電極間隔件GS1的頂表面及閘極間隔件GS2的頂表面實質上共面。在第一層間絕緣層110上可設置有第二層間絕緣層120，以覆蓋第一頂蓋圖案GP1及第二頂蓋圖案GP2。在第二層間絕緣層120上可設置有第三層間絕緣層130。在第三層間絕緣層130上可設置有第四層間絕緣層140。舉例而言，第一層間絕緣層110至第四層間絕緣層140中的每一者可包括氧化矽層或者可由氧化矽層形成。如本文中在提及定向、佈局、位置、形狀、大小、量或其他度量時所使用的例如「相同」、「相等」、「平面」或「共面」等用語未必意指完全相同的定向、佈局、位置、形狀、大小、量或其他度量，而是旨在囊括在可能例如由於製造製程而出現的可接受變化內幾乎相同的定向、佈局、位置、形狀、大小、量或其他度量。除非上下文或其他陳述另有指示，否則本文中可使用用語「實質上」來強調此種含義。舉例而言，被闡述為「實質上相同」、「實質上相等」或「實質上平面」的項可為完全相同、相等或平面的，或者可在可能例如由於製造製程而出現的可接受變化內為相同、相等或平面的。
接地接觸件AC可穿透第二層間絕緣層120及第一層間絕緣層110，以電性連接至第一epi圖案SD1及第二epi圖案SD2。接地接觸件AC中的每一者可設置於一對金屬電極GE1之間。接地接觸件AC可用於向第一epi圖案SD1及第二epi圖案SD2施加接地電壓。
在接地接觸件AC與第一epi圖案SD1之間以及接地接觸件AC與第二epi圖案SD2之間可分別設置有矽化物圖案SC。接地接觸件AC可藉由矽化物圖案SC電性連接至epi圖案SD1或SD2。矽化物圖案SC可包含金屬矽化物或者可由金屬矽化物形成。舉例而言，矽化物圖案SC可包含例如矽化鈦、矽化鉭、矽化鎢、矽化鎳及矽化鈷中的至少一者或者可由所述至少一者形成。
接地接觸件AC可包括導電圖案FM及環繞導電圖案FM的障壁圖案BM或者可由導電圖案FM及環繞導電圖案FM的障壁圖案BM形成。舉例而言，導電圖案FM可包含鋁、銅、鎢、鉬及鈷中的至少一種金屬或者可由所述至少一種金屬形成。障壁圖案BM可覆蓋導電圖案FM的底表面及側壁。障壁圖案BM可包括金屬氮化物層、或金屬層/金屬氮化物層，或者可由金屬氮化物層、或金屬層/金屬氮化物層形成。金屬層可包含鈦、鉭、鎢、鎳、鈷及鉑中的至少一者或者可由所述至少一者形成。金屬氮化物層可包括氮化鈦（TiN）層、氮化鉭（TaN）層、氮化鎢（WN）層、氮化鎳（NiN）層、氮化鈷（CoN）層及氮化鉑（PtN）層中的至少一者或者可由所述至少一者形成。
至少一個電極接觸件GC可穿透第二層間絕緣層120及第一頂蓋圖案GP1，以電性連接至金屬電極GE1。當在平面圖中觀察時，電極接觸件GC可設置於第一主動區PR與第二主動區NR之間。
電極接觸件GC可包括導電圖案FM及環繞導電圖案FM的障壁圖案BM或者可由導電圖案FM及環繞導電圖案FM的障壁圖案BM形成。電極接觸件GC的導電圖案FM及障壁圖案BM可分別包含與接地接觸件AC的導電圖案FM及障壁圖案BM相同的材料或者可分別由所述相同的材料形成。
在第三層間絕緣層130中可設置有連接圖案CNP。連接圖案CNP可分別設置於接地接觸件AC及電極接觸件GC上。連接圖案CNP中的一些連接圖案CNP可將接地接觸件AC連接至接地。連接圖案CNP中的一些連接圖案CNP可將電極接觸件GC連接至稍後將闡述的內連層。連接圖案CNP可設置於接地接觸件AC與內連層之間以及電極接觸件GC與內連層之間，以增加或改善佈線的自由度。舉例而言，如圖3B中所示，電極接觸件GC上的連接圖案CNP可將電極接觸件GC連接至相對於電極接觸件GC在水平方向上偏置開的內連線INL。在某些實施例中，可省略連接圖案CNP。
第二層間絕緣層120中的接地接觸件AC及電極接觸件GC以及第三層間絕緣層130中的連接圖案CNP可構成中間連接層MCL。中間連接層MCL可將稍後將闡述的內連層M1電性連接至基板100上的電晶體。可藉由稍後將闡述的中端（middle-of-line，MOL）製程來形成中間連接層MCL。
在第三層間絕緣層130與第四層間絕緣層140之間可設置有蝕刻停止層ESL。舉例而言，蝕刻停止層ESL可包括氧化矽層或者可由氧化矽層形成。
在第四層間絕緣層140中可設置有內連層M1。內連層M1可包括內連線INL及通孔VI。通孔VI中的每一者可設置於內連線INL中的對應一者之下。舉例而言，內連線INL可在第二方向D2上彼此平行延伸。內連線INL可以特定節距佈置於第一方向D1上。通孔VI中的每一者可設置於內連線INL中的對應一者與連接圖案CNP中的對應一者之間，以將對應的內連線INL電性連接至對應的連接圖案CNP。通孔VI中的每一者可穿透蝕刻停止層ESL，以與對應的連接圖案CNP的頂表面接觸。應理解，當稱一部件「連接」或「耦合」至另一部件或位於所述另一部件「上」時，所述部件可直接連接或耦合至所述另一部件或位於所述另一部件上或者可存在中間元件。相反，當稱一部件「直接連接」或「直接耦合」至另一部件，或者「接觸」另一部件或與另一部件「直接接觸」時，在接觸的點處不存在中間元件。
內連線INL與通孔VI可包含相同的導電材料或者可由所述相同的導電材料形成。舉例而言，內連線INL及通孔VI可包含選自由鋁、銅、鎢、鉬、釕及鈷組成的群組的至少一種金屬材料或者可由所述至少一種金屬材料形成。即使圖式中未示出，但可在第四層間絕緣層140上堆疊附加的內連層（例如，第二內連層、第三內連層、第四內連層等）。
參照圖2，貫穿孔TCT可與虛設胞元區DMR間隔開預定距離。貫穿孔TCT可設置於第三溝渠TR3中。貫穿孔TCT可穿透填充第三溝渠TR3的元件隔離層ST及設置於元件隔離層ST之下的基板100。貫穿孔TCT可設置於內連層M1之下。貫穿孔TCT可自第四層間絕緣層140的下部部分在垂直方向上延伸至基板100的底表面。
在基板100的底表面上可設置有鈍化層PAV。鈍化層PAV可環繞貫穿孔TCT的被暴露的下部部分。在貫穿孔TCT的被暴露的所述下部部分上可設置有連接接墊PAD。
貫穿孔TCT的上部部分可穿透蝕刻停止層ESL以在蝕刻停止層ESL上方突出。可提供保護絕緣圖案PIP來覆蓋貫穿孔TCT的突出的所述上部部分。舉例而言，保護絕緣圖案PIP可覆蓋貫穿孔TCT的頂表面TCTt及貫穿孔TCT的上側壁TCTu。保護絕緣圖案PIP可包含SiN、SiCN及SiON中的至少一者或者可由所述至少一者形成。
貫穿孔TCT的頂表面TCTt可高於蝕刻停止層ESL的頂表面ESLt。貫穿孔TCT的頂表面TCTt可位於第四層間絕緣層140的底表面與頂表面之間的水準處。保護絕緣圖案PIP可局部地覆蓋與貫穿孔TCT相鄰的蝕刻停止層ESL的頂表面ESLt。保護絕緣圖案PIP可自蝕刻停止層ESL的頂表面ESLt延伸至貫穿孔TCT的頂表面TCTt上。
內連層M1的通孔VI中的至少一者可穿透保護絕緣圖案PIP，以與貫穿孔TCT的頂表面TCTt接觸。舉例而言，內連層M1的內連線INL中的至少一者可藉由所述至少一個通孔VI電性連接至貫穿孔TCT。
貫穿孔TCT可包括導電圖案FM、環繞導電圖案FM的障壁圖案BM以及絕緣間隔件SPC。貫穿孔TCT的導電圖案FM可具有在垂直方向上延伸的柱形狀。貫穿孔TCT的障壁圖案BM可環繞貫穿孔TCT的導電圖案FM的外側壁。貫穿孔TCT的障壁圖案BM可暴露出貫穿孔TCT的導電圖案FM的頂表面及底表面。絕緣間隔件SPC可環繞貫穿孔TCT的障壁圖案BM的外側壁。
舉例而言，貫穿孔TCT的導電圖案FM可包含鋁、銅、鎢、鉬及鈷中的至少一種金屬或者可由所述至少一種金屬形成。貫穿孔TCT的障壁圖案BM可包括金屬氮化物層、或金屬層/金屬氮化物層，或者可由金屬氮化物層、或金屬層/金屬氮化物層形成。
根據本發明概念的一些實施例，至少一個去耦合電容器CAP及設置於去耦合電容器CAP的相對的側處的epi圖案SD1或SD2可設置於外置區域KOZ中。去耦合電容器CAP可為金屬-絕緣體-矽（metal-insulator-silicon，MIS）電容器。可將金屬電極GE1、基板100的位於一對epi圖案SD1或SD2之間的上部部分以及第一介電圖案GI1分別用作去耦合電容器CAP中的第一電極、第二電極及第一電極與第二電極之間的介電層。
去耦合電容器CAP可通過中間連接層MCL及內連層M1連接至貫穿孔TCT。舉例而言，可通過中間連接層MCL的接地接觸件AC將接地電壓施加至epi圖案SD1或SD2。可通過中間連接層MCL的電極接觸件GC將VDD電壓施加至金屬電極GE1。電極接觸件GC可通過中間連接層MCL的連接圖案CNP以及內連層M1的通孔VI及內連線INL連接至貫穿孔TCT。
除了金屬電極GE1的厚度及/或寬度之外，外置區域KOZ的去耦合電容器CAP以及epi圖案SD1及SD2可具有與虛設胞元區DMR實質上相同的結構。邏輯胞元區LCR可具有與虛設胞元區DMR實質上相同的結構。
根據本發明概念的實施例，去耦合電容器CAP可形成於可利用元件隔離層填充的外置區域KOZ中，且因此可高效地使用空間來增加積體密度。可將去耦合電容器CAP電性連接至貫穿孔TCT，進而減少由貫穿孔TCT的電阻引起的IR降。外置區域KOZ的去耦合電容器CAP可具有與虛設胞元區DMR的虛設電晶體及邏輯胞元區LCR的胞元電晶體相似的形狀，且可藉由與虛設電晶體及胞元電晶體相同的製程形成。因此，可在不實行附加製程的條件下形成去耦合電容器CAP。
圖4、圖6、圖8及圖10是示出根據本發明概念一些實施例的製造半導體元件的方法的平面圖。圖5A、圖7A、圖9A及圖11A分別是沿著圖4、圖6、圖8及圖10所示線A-A’截取的剖視圖。圖5B、圖7B、圖9B及圖11B分別是沿著圖4、圖6、圖8及圖10所示線B-B’截取的剖視圖。圖9C及圖11C分別是沿著圖8及圖10所示線C-C’截取的剖視圖。
參照圖4、圖5A及圖5B，可提供包括連接區CNR的基板100。舉例而言，連接區CNR可包括第一主動區PR及第二主動區NR。
可將基板100圖案化，以形成第一主動圖案AP1及第二主動圖案AP2。第一主動圖案AP1及第二主動圖案AP2可形成於連接區CNR上。舉例而言，第一主動圖案AP1可形成於連接區CNR的第一主動區PR上，且第二主動圖案AP2可形成於連接區CNR的第二主動區NR上。
可在第一主動圖案AP1之間以及第二主動圖案AP2之間形成第一溝渠TR1。第一溝渠TR1可在平行於第一主動圖案AP1及第二主動圖案AP2的第二方向D2上延伸。可將基板100圖案化，以在連接區CNR的第一主動區PR與第二主動區NR之間形成第二溝渠TR2。第二溝渠TR2可在第二方向D2上延伸。第二溝渠TR2可較第一溝渠TR1深。
可將基板100圖案化，以形成第三溝渠TR3及第四溝渠TR4，第三溝渠TR3及第四溝渠TR4在第一方向D1上與第一主動圖案AP1及第二主動圖案AP2相交。第三溝渠TR3及第四溝渠TR4可在第一方向D1上延伸。
可在基板100上形成元件隔離層ST，以填充第一溝渠TR1、第二溝渠TR2、第三溝渠TR3及第四溝渠TR4。元件隔離層ST可包含絕緣材料（例如氧化矽層）或者可由絕緣材料（例如氧化矽層）形成。可使元件隔離層ST凹陷，直至暴露出第一主動圖案AP1的上部部分及第二主動圖案AP2的上部部分。因此，第一主動圖案AP1的上部部分及第二主動圖案AP2的上部部分可在元件隔離層ST上方在垂直方向上突出。
參照圖6、圖7A及圖7B，可形成第一犧牲圖案PP1及第二犧牲圖案PP2，以與第一主動圖案AP1及第二主動圖案AP2相交。第一犧牲圖案PP1及第二犧牲圖案PP2中的每一者可具有在第一方向D1上延伸的線形狀或條形狀。舉例而言，第一犧牲圖案PP1及第二犧牲圖案PP2的形成可包括：在基板100的整個頂表面上形成犧牲層；在犧牲層上形成第一硬罩幕圖案MA1及第二硬罩幕圖案MA2；以及使用第一硬罩幕圖案MA1及第二硬罩幕圖案MA2作為蝕刻罩幕來將犧牲層圖案化。犧牲層可包含多晶矽或者可由多晶矽形成。
可分別在第一犧牲圖案PP1的相對的側壁上形成一對電極間隔件GS1，且可分別在第二犧牲圖案PP2的相對的側壁上形成一對閘極間隔件GS2。電極間隔件GS1及閘極間隔件GS2的形成可包括在基板100的整個頂表面上共形地形成間隔件層以及對間隔件層進行異向性蝕刻。舉例而言，間隔件層可包含SiCN、SiCON及SiN中的至少一者或者可由所述至少一者形成。在某些實施例中，間隔件層可由包含SiCN、SiCON及SiN中的至少兩者的多層形成。
參照圖8及圖9A至圖9C，可在第一主動圖案AP1的上部部分中形成第一epi圖案SD1。可分別在第一犧牲圖案PP1的相對的側處形成一對第一epi圖案SD1，且可分別在第二犧牲圖案PP2的相對的側處形成一對第一epi圖案SD1。
舉例而言，可使用第一硬罩幕圖案MA1及第二硬罩幕圖案MA2以及電極間隔件GS1及閘極間隔件GS2作為蝕刻罩幕來對第一主動圖案AP1的上部部分進行蝕刻，進而形成第一凹陷區RS1。可在對第一主動圖案AP1的上部部分進行蝕刻期間使第一主動圖案AP1之間的元件隔離層ST凹陷。
可藉由使用第一主動圖案AP1的第一凹陷區RS1的內表面作為晶種層實行選擇性磊晶生長（SEG）製程來形成第一epi圖案SD1。
舉例而言，SEG製程可包括化學氣相沈積（chemical vapor deposition，CVD）製程或分子束磊晶（molecular beam epitaxy，MBE）製程。第一epi圖案SD1可包含晶格常數大於基板100的半導體材料的晶格常數的半導體材料（例如，SiGe）。在一些實施例中，第一epi圖案SD1中的每一者可由多個堆疊的半導體層形成。
在一些實施例中，在用於形成第一epi圖案SD1的SEG製程期間，可將摻雜劑原位注入至第一epi圖案SD1中。在某些實施例中，在用於形成第一epi圖案SD1的SEG製程之後，可將摻雜劑注入或植入至第一epi圖案SD1中。第一epi圖案SD1可摻雜有摻雜劑，以具有第一導電類型（例如，P型）。
可在第二主動圖案AP2的上部部分中形成第二epi圖案SD2。可分別在第一犧牲圖案PP1及第二犧牲圖案PP2中的每一者的相對的側處形成一對第二epi圖案SD2。
舉例而言，可使用第一硬罩幕圖案MA1及第二硬罩幕圖案MA2以及電極間隔件GS1及閘極間隔件GS2作為蝕刻罩幕來對第二主動圖案AP2的上部部分進行蝕刻，進而形成第二凹陷區RS2（參見圖9C）。可藉由使用第二主動圖案AP2的第二凹陷區RS2的內表面作為晶種層實行SEG製程來形成第二epi圖案SD2。舉例而言，第二epi圖案SD2可包含與基板100相同的半導體材料（例如，矽）。第二epi圖案SD2可摻雜有摻雜劑，以具有第二導電類型（例如，N型）。
可藉由彼此不同的製程依序形成第一epi圖案SD1與第二epi圖案SD2。舉例而言，第一epi圖案SD1可不與第二epi圖案SD2同時形成。
可藉由相同的方法在邏輯胞元區LCR及連接區CNR上形成第一epi圖案SD1與第二epi圖案SD2。
參照圖10及圖11A至圖11C，可形成第一層間絕緣層110，以覆蓋第一epi圖案SD1及第二epi圖案SD2、第一硬罩幕圖案MA1及第二硬罩幕圖案MA2、電極間隔件GS1以及閘極間隔件GS2。舉例而言，第一層間絕緣層110可包括氧化矽層或者可由氧化矽層形成。
可將第一層間絕緣層110平坦化，以暴露出第一犧牲圖案PP1的頂表面及第二犧牲圖案PP2的頂表面。可使用回蝕製程或化學機械拋光（chemical mechanical polishing，CMP）製程來實行第一層間絕緣層110的平坦化製程。可在平坦化製程期間完全移除第一硬罩幕圖案MA1及第二硬罩幕圖案MA2。因此，第一層間絕緣層110的頂表面可與第一犧牲圖案PP1的頂表面及第二犧牲圖案PP2的頂表面以及電極間隔件GS1的頂表面及閘極間隔件GS2的頂表面實質上共面。
可分別利用金屬電極GE1取代第一犧牲圖案PP1。可分別利用閘極電極GE2取代第二犧牲圖案PP2。舉例而言，可選擇性地移除被暴露的第一犧牲圖案PP1及被暴露的第二犧牲圖案PP2。可藉由移除第一犧牲圖案PP1及第二犧牲圖案PP2來形成空的空間。
可在藉由移除第一犧牲圖案PP1而形成的空的空間中的每一者中形成第一介電圖案GI1、金屬電極GE1及第一頂蓋圖案GP1。金屬電極GE1可包括第一金屬圖案及位於第一金屬圖案上的第二金屬圖案。第一金屬圖案可由能夠調節電晶體的臨限值電壓的功函數金屬形成，且第二金屬圖案可由低電阻金屬形成。可在藉由移除第二犧牲圖案PP2形成的空的空間中的每一者中形成第二介電圖案GI2、閘極電極GE2及第二頂蓋圖案GP2。因此，可在連接區CNR上形成去耦合電容器CAP及虛設電晶體。
可在第一層間絕緣層110上形成第二層間絕緣層120。第二層間絕緣層120可包括氧化矽層或者可由氧化矽層形成。可在第二層間絕緣層120及第一層間絕緣層110中形成接地接觸件AC。接地接觸件AC可穿透第二層間絕緣層120及第一層間絕緣層110，以電性連接至第一epi圖案SD1及第二epi圖案SD2。
可形成電極接觸件GC，以穿透第二層間絕緣層120及第一頂蓋圖案GP1。電極接觸件GC可電性連接至金屬電極GE1。即使圖式中未示出，仍可形成穿透第二層間絕緣層120及第二頂蓋圖案GP2以連接至閘極電極GE2的電極接觸件。
再次參照圖2及圖3A至圖3D，可在第二層間絕緣層120上形成第三層間絕緣層130。可在第三層間絕緣層130中形成連接圖案CNP。連接圖案CNP可分別形成於接地接觸件AC及電極接觸件GC上。
可在第三層間絕緣層130上形成第四層間絕緣層140。可在第四層間絕緣層140中形成內連層M1。內連層M1的形成可包括藉由鑲嵌製程形成通孔VI，以及藉由鑲嵌製程在通孔VI上形成內連線INL。
在形成第四層間絕緣層140及內連層M1之前，可在連接區CNR中形成至少一個貫穿孔TCT。在上面形成接地接觸件AC、電極接觸件GC及連接圖案CNP的製程可為中端（MOL）製程。在上面形成內連層M1及附加的內連層的製程可為後端（back-end-of-line，BEOL）製程。貫穿孔TCT可形成於MOL製程與BEOL製程之間。
圖12A至圖12F是示出根據本發明概念一些實施例的形成貫穿孔及內連層的方法的剖視圖。在下文中，將參照圖12A至圖12F詳細闡述貫穿孔TCT及內連層M1的形成。
參照圖12A，在完成MOL製程之後，可在第三層間絕緣層130上依序形成蝕刻停止層ESL及平坦化停止層CSL。平坦化停止層CSL可用作稍後將闡述的平坦化製程的停止層，且可包含SiN、SiCN及SiON中的至少一者或者可由所述至少一者形成。蝕刻停止層ESL可包含相對於平坦化停止層CSL具有蝕刻選擇性的材料或者可由相對於平坦化停止層CSL具有蝕刻選擇性的材料形成。舉例而言，蝕刻停止層ESL可包括氧化矽層或者可由氧化矽層形成。
參照圖12B，可在連接區CNR的元件隔離層ST中形成貫穿孔TRH。舉例而言，可對平坦化停止層CSL實行異向性蝕刻製程，以形成穿透第一層間絕緣層110、第二層間絕緣層120及第三層間絕緣層130以及元件隔離層ST的貫穿孔TRH。貫穿孔TRH可朝向基板100的底表面延伸，以穿透基板100的上部部分。貫穿孔TRH可能不會完全穿透基板100。
參照圖12C，可在貫穿孔TRH的內側壁上形成絕緣間隔件SPC。舉例而言，絕緣間隔件SPC的形成可包括在貫穿孔TRH中共形地形成絕緣層以及對絕緣層進行異向性蝕刻。
可依序形成障壁層BML及導電層FML以填充貫穿孔TRH。障壁層BML可共形地形成於貫穿孔TRH中。障壁層BML可包括金屬氮化物層、或金屬層/金屬氮化物層，或者可由金屬氮化物層、或金屬層/金屬氮化物層形成。導電層FML可被形成為完全填充貫穿孔TRH。導電層FML可包含低電阻金屬（例如，銅）或者可由低電阻金屬（例如，銅）形成。
參照圖12D，可對導電層FML實行平坦化製程，以形成貫穿孔TCT。可實行平坦化製程，以暴露出平坦化停止層CSL。可藉由平坦化製程完全移除平坦化停止層CSL上的障壁層BML及導電層FML。
絕緣間隔件SPC、障壁圖案BM及導電圖案FM可保留於貫穿孔TRH中。貫穿孔TRH中的絕緣間隔件SPC、障壁圖案BM及導電圖案FM可構成貫穿孔TCT。絕緣間隔件SPC的頂表面、障壁圖案BM的頂表面、導電圖案FM的頂表面及平坦化停止層CSL的頂表面可藉由平坦化製程而實質上彼此共面。
參照圖12E，可在平坦化停止層CSL及貫穿孔TCT上形成保護絕緣層PIL。保護絕緣層PIL可包含SiN、SiCN及SiON中的至少一者或者可由所述至少一者形成。舉例而言，保護絕緣層PIL可包含與平坦化停止層CSL相同的材料或者可由所述相同的材料形成。
可形成光阻圖案PRP，以與貫穿孔TCT在垂直方向上交疊。光阻圖案PRP可選擇性地覆蓋保護絕緣層PIL的設置於貫穿孔TCT上的部分且可暴露出保護絕緣層PIL的另一部分。
參照圖12F，可使用光阻圖案PRP作為蝕刻罩幕來蝕刻保護絕緣層PIL及平坦化停止層CSL。可實行蝕刻製程，以暴露出蝕刻停止層ESL。在蝕刻製程期間，可不對保護絕緣層PIL的設置於光阻圖案PRP之下的部分及平坦化停止層CSL的設置於光阻圖案PRP之下的部分進行蝕刻。保護絕緣層PIL的剩餘部分及平坦化停止層CSL的剩餘部分可構成保護絕緣圖案PIP。保護絕緣圖案PIP可覆蓋貫穿孔TCT的頂表面TCTt及貫穿孔TCT的上側壁TCTu。保護絕緣圖案PIP可對貫穿孔TCT的被暴露部分進行保護或鈍化。
此後，可對蝕刻停止層ESL實行BEOL製程，以形成至少一個內連層M1。在完成BEOL製程之後，可翻轉基板100，且可對基板100的底表面實行平坦化製程。
可藉由平坦化製程將基板100減薄。可對基板的底表面實行平坦化製程，以暴露出貫穿孔TCT。藉由平坦化製程，可在基板100的平坦化底表面SBS處暴露出貫穿孔TCT的導電圖案FM。
此後，如圖3A中所示，可對基板100的平坦化底表面SBS及被暴露的貫穿孔TCT實行鈍化製程，以形成鈍化層PAV。可在被暴露的貫穿孔TCT上形成連接接墊PAD。
根據本發明概念實施例的半導體元件可包括連接至位於外置區域中的貫穿孔（例如，矽穿孔（TSV））的金屬-絕緣體-矽（MIS）電容器。MIS電容器可對應於去耦合電容器。MIS電容器可減少由貫穿孔與積體電路之間的連接電阻引起的IR降。MIS電容器可與虛設胞元及邏輯胞元同時形成，且因此可能不需要用於形成MIS電容器的附加製程。
儘管已參照示例性實施例闡述了本發明概念，然而對於熟習此項技術者將顯而易見，在不背離本發明概念的精神及範圍的條件下，可作出各種改變及潤飾。因此，應理解，以上實施例並非限制性的，而是例示性的。因此，本發明概念的範圍欲由以下申請專利範圍及其等效範圍的最廣泛可允許解釋來確定，且不應由前述說明來約束或限制。
100:基板 110:第一層間絕緣層 120:第二層間絕緣層 130:第三層間絕緣層 140:第四層間絕緣層 A-A’、B-B’、C-C’、D-D’:線 AC:接地接觸件 AP1:第一主動圖案/主動圖案 AP2:第二主動圖案/主動圖案 BM:障壁圖案 BML:障壁層 CAP:去耦合電容器 CNP:連接圖案 CNR:連接區 CSL:平坦化停止層 D1:第一方向 D2:第二方向 D3:第三方向 DMR:虛設胞元區 ESL:蝕刻停止層 ESLt、TCTt:頂表面 FM:導電圖案 FML:導電層 GC:電極接觸件 GE1:金屬電極 GE2:閘極電極 GI1:第一介電圖案 GI2:第二介電圖案 GP1:第一頂蓋圖案 GP2:第二頂蓋圖案 GS1:電極間隔件 GS2:閘極間隔件 INL:內連線 KOZ:外置區域 LCR:邏輯胞元區 LCR1:第一邏輯胞元區 LCR2:第二邏輯胞元區 LCR3:第三邏輯胞元區 LCR4:第四邏輯胞元區 LGC:邏輯晶片 M1:內連層 MA1:第一硬罩幕圖案 MA2:第二硬罩幕圖案 MCL:中間連接層 NR:第二主動區 PAD:連接接墊 PAV:鈍化層 PIL:保護絕緣層 PIP:保護絕緣圖案 PP1:第一犧牲圖案 PP2:第二犧牲圖案 PR:第一主動區 PRP:光阻圖案 RS1:第一凹陷區 RS2:第二凹陷區 SBS:平坦化底表面 SC:矽化物圖案 SD1:第一epi圖案/第一磊晶圖案/磊晶圖案/epi圖案 SD2:第二epi圖案/第二磊晶圖案/磊晶圖案/epi圖案 SPC:絕緣間隔件 ST:元件隔離層 TCT、TRH:貫穿孔 TCTu:上側壁 TR1:第一溝渠 TR2:第二溝渠 TR3:第三溝渠 TR4:第四溝渠 VDD:電壓 VI:通孔 W1:第一寬度 W2:第二寬度
鑑於附圖及隨附詳細說明，本發明概念將變得更顯而易見。 圖1是示出根據本發明概念一些實施例的半導體元件的平面圖。 圖2是圖1所示連接區的放大平面圖。 圖3A、圖3B、圖3C及圖3D分別是沿著圖2所示線A-A’、B-B’、C-C’及D-D’截取的剖視圖。 圖4、圖6、圖8及圖10是示出根據本發明概念一些實施例的製造半導體元件的方法的平面圖。 圖5A、圖7A、圖9A及圖11A分別是沿著圖4、圖6、圖8及圖10所示線A-A’截取的剖視圖。 圖5B、圖7B、圖9B及圖11B分別是沿著圖4、圖6、圖8及圖10所示線B-B’截取的剖視圖。 圖9C及圖11C分別是沿著圖8及圖10所示線C-C’截取的剖視圖。 圖12A至圖12F是示出根據本發明概念一些實施例的形成貫穿孔的方法的剖視圖。
100:基板
110:第一層間絕緣層
120:第二層間絕緣層
130:第三層間絕緣層
140:第四層間絕緣層
A-A’:線
AC:接地接觸件
AP1:第一主動圖案/主動圖案
BM:障壁圖案
CAP:去耦合電容器
CNP:連接圖案
D2:第二方向
D3:第三方向
DMR:虛設胞元區
ESL:蝕刻停止層
ESLt、TCTt:頂表面
FM:導電圖案
GC:電極接觸件
GE1:金屬電極
GE2:閘極電極
GI1:第一介電圖案
GI2:第二介電圖案
GP1:第一頂蓋圖案
GP2:第二頂蓋圖案
GS1:電極間隔件
GS2:閘極間隔件
INL:內連線
KOZ:外置區域
M1:內連層
MCL:中間連接層
PAD:連接接墊
PAV:鈍化層
PIP:保護絕緣圖案
SC:矽化物圖案
SD1:第一epi圖案/第一磊晶圖案/磊晶圖案/epi圖案
SPC:絕緣間隔件
ST:元件隔離層
TCT、TRH:貫穿孔
TCTu:上側壁
TR3:第三溝渠
TR4:第四溝渠
W1:第一寬度
W2:第二寬度

Claims (10)

  1. 一種半導體元件，包括： 半導體基板，包括連接區； 一對第一磊晶圖案，設置於所述半導體基板處； 電容器，設置於所述一對第一磊晶圖案之間； 中間連接層，位於所述電容器上； 內連層，位於所述中間連接層上；以及 貫穿孔，設置於所述內連層之下且穿透所述半導體基板的所述連接區， 其中所述電容器包括： 所述半導體基板的上部部分，位於所述一對第一磊晶圖案之間； 金屬電極，位於所述半導體基板的所述上部部分上；以及 介電圖案，設置於所述半導體基板的所述上部部分與所述金屬電極之間，且 其中所述貫穿孔通過所述內連層及所述中間連接層連接至所述電容器。
  2. 如請求項1所述的半導體元件， 其中所述中間連接層包括： 一對接地接觸件，分別電性連接至所述一對第一磊晶圖案；以及 電極接觸件，電性連接至所述金屬電極。
  3. 如請求項2所述的半導體元件， 其中所述中間連接層更包括： 多個連接圖案，分別連接至所述一對接地接觸件及所述電極接觸件。
  4. 如請求項1所述的半導體元件，更包括： 多個主動圖案，設置於所述半導體基板處；以及 元件隔離層，對界定所述多個主動圖案中的每一者的溝渠進行填充， 其中所述貫穿孔穿透所述元件隔離層。
  5. 如請求項1所述的半導體元件， 其中所述金屬電極在與所述半導體基板的頂表面平行的第一方向上延伸且在與所述半導體基板的所述頂表面平行且與所述第一方向相交的第二方向上具有第一寬度。
  6. 如請求項5所述的半導體元件，更包括： 虛設電晶體，與所述貫穿孔間隔開，使得所述電容器插入於所述虛設電晶體與所述貫穿孔之間， 其中所述虛設電晶體包括： 閘極電極；以及 一對第二磊晶圖案，分別設置於所述閘極電極的相對的側處， 其中所述閘極電極在所述第一方向上延伸且在所述第二方向上具有第二寬度，且 其中所述第二寬度小於所述第一寬度。
  7. 一種半導體元件，包括： 基板，包括邏輯胞元區及連接區； 電容器，設置於所述連接區處； 貫穿孔，與所述電容器相鄰地設置且穿透所述連接區；以及 虛設電晶體，與所述貫穿孔間隔開，使得所述電容器插入於所述虛設電晶體與所述貫穿孔之間， 其中所述電容器包括： 金屬電極，位於所述基板上；以及 介電圖案，位於所述基板與所述金屬電極之間， 其中所述虛設電晶體包括閘極電極， 其中所述金屬電極在與所述基板的頂表面平行的第一方向上具有第一寬度， 其中所述閘極電極在所述第一方向上具有第二寬度，且 其中所述第一寬度大於所述第二寬度。
  8. 如請求項7所述的半導體元件，更包括： 磊晶圖案，與所述電容器的一側相鄰； 中間連接層，位於所述電容器上；以及 內連層，位於所述中間連接層上， 其中所述貫穿孔設置於所述內連層之下， 其中所述中間連接層包括： 接地接觸件，電性連接至所述磊晶圖案； 電極接觸件，電性連接至所述金屬電極；以及 多個連接圖案，分別連接至所述接地接觸件及所述電極接觸件，且 其中所述內連層包括： 多條內連線；以及 多個通孔，所述多個通孔中的每一者將所述多條內連線中的對應一者連接至所述多個連接圖案中的對應一者。
  9. 如請求項8所述的半導體元件， 其中所述通孔包括第一通孔、第二通孔及第三通孔， 其中所述第一通孔連接至所述貫穿孔， 其中所述第二通孔連接至所述接地接觸件， 其中所述第三通孔連接至所述電極接觸件，且 其中所述第一通孔與所述第三通孔通過所述多條內連線中的第一內連線彼此電性連接。
  10. 一種半導體元件，包括： 矽基板，包括邏輯胞元區及連接區； 主動圖案，設置於所述連接區處且自所述連接區的頂表面突出； 元件隔離層，覆蓋所述主動圖案的下部部分的側壁且暴露出所述主動圖案的上部部分； 金屬電極，與所述主動圖案交疊； 介電圖案，位於所述金屬電極與所述主動圖案之間； 磊晶圖案，與所述金屬電極的一側相鄰； 中間連接層，位於所述金屬電極及所述磊晶圖案上，所述中間連接層包括： 接地接觸件，電性連接至所述磊晶圖案；以及 電極接觸件，電性連接至所述金屬電極； 內連層，位於所述中間連接層上，所述內連層包括： 多條內連線；以及 多個通孔，將所述內連線電性連接至所述中間連接層；以及 貫穿孔，設置於所述內連層之下且穿透所述連接區， 其中所述多個通孔包括第一通孔、第二通孔及第三通孔， 其中所述第一通孔連接至所述貫穿孔， 其中所述第二通孔連接至所述接地接觸件， 其中所述第三通孔連接至所述電極接觸件，且 其中所述第一通孔與所述第三通孔通過所述多條內連線中的第一內連線彼此電性連接。
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