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TW202247462A - 功率元件及其製造方法 - Google Patents

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TW202247462A
TW202247462A TW110118045A TW110118045A TW202247462A TW 202247462 A TW202247462 A TW 202247462A TW 110118045 A TW110118045 A TW 110118045A TW 110118045 A TW110118045 A TW 110118045A TW 202247462 A TW202247462 A TW 202247462A
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gate
semiconductor layer
well region
electric field
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TW110118045A
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羅國軒
黃建豪
陳巨峰
翁武得
邱建維
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立錡科技股份有限公司
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Abstract

本發明提出一種功率元件及其製造方法。功率元件包含：半導體層、井區、本體區、閘極、子閘極、源極與汲極以及電場調整區。其中，子閘極形成於半導體層之上表面上，且部分井區位於子閘極正下方，且子閘極與閘極不直接連接。電場調整區具有與井區相反之導電型，且電場調整區形成於半導體層之上表面下且不連接於該上表面。電場調整區位於半導體層的井區中，且至少部分電場調整區位於子閘極的正下方。

Description

功率元件及其製造方法
本發明有關於一種功率元件及其製造方法，特別是指一種能夠提高崩潰電壓(breakdown voltage)並降低導通電阻的功率元件及其製造方法。
圖1A圖1B分別顯示一種習知功率元件100的上視示意圖與剖視示意圖。圖1B顯示圖1A的AA’剖線之剖視示意圖。所謂的功率元件，係指於正常操作時，施加於汲極的電壓高於5V。一般而言，功率元件的汲極與閘極間，具有漂移區12a(如圖1B中虛線框範圍所示意)，將汲極19與本體區16分隔，且漂移區12a之橫向長度根據正常操作時所承受的操作電壓而調整。如圖1A與圖1B所示，功率元件100包含：井區12、絕緣結構13、漂移氧化區14、本體區16、閘極17、源極18與汲極19。其中，井區12的導電型為N型，形成於基板11上，絕緣結構13為區域氧化(local oxidation of silicon, LOCOS)結構，以定義操作區13a，作為功率元件100操作時主要的作用區。操作區13a的範圍由圖1A中，粗黑虛線框所示意。閘極17覆蓋部分漂移氧化區14。為使功率元件100的導通電阻下降，可減少絕緣結構13與漂移氧化區14的厚度，但如此一來，功率元件100的崩潰防護電壓將會下降，限制了功率元件100的應用範圍；而為使功率元件100的耐壓(withstand voltage)提高，可增加絕緣結構13與漂移氧化區14的厚度，但如此一來，功率元件100的導通電阻將會提高，操作的速度降低，降低元件的性能。
有鑑於此，本發明提出一種能夠提高不導通操作時之崩潰電壓並降低導通電阻的功率元件及其製造方法。
於一觀點中，本發明提供一種功率元件，包含：一半導體層，形成於一基板上，該半導體層具有一上表面；一井區，具有一第一導電型，形成於該半導體層中，且該井區位於該上表面下並連接於該上表面；一本體區，具有一第二導電型，形成於該半導體層中，且該本體區位於該上表面下並連接於該上表面，該本體區於一通道方向上，與該井區鄰接；一閘極，形成於該上表面上，部分該本體區位於該閘極正下方並連接於該閘極，以提供該功率元件在一導通操作中之一反轉電流通道，且部分該井區位於該閘極正下方，以提供該功率元件在該導通操作中之一漂移電流通道；一子閘極，形成於該上表面上，且部分該井區位於該子閘極正下方，且該子閘極與該閘極不直接連接；一源極與一汲極，具有該第一導電型，且該源極與該汲極形成於該上表面下並連接於該上表面，且該源極與該汲極分別位於該閘極之外部下方之該本體區中與遠離該本體區側之該井區中，且由上視圖視之，該子閘極介於該閘極與該汲極之間；以及一電場調整區，具有該第二導電型，且該電場調整區形成於該上表面下且不連接於該上表面，該電場調整區位於該半導體層的該井區中，且該電場調整區介於該本體區與該汲極之間。
於另一觀點中，本發明提供一種功率元件製造方法包含：形成一半導體層於一基板上，該半導體層具有一上表面；形成一井區於該半導體層中，且該井區具有第一導電型，且該井區位於該上表面下並連接於該上表面；形成一本體區於該半導體層中，且該本體區具有一第二導電型，且該本體區位於該上表面下並連接於該上表面，該本體區於一通道方向上，與該井區鄰接；形成一電場調整區於該上表面下且不連接於該上表面，且該電場調整區具有該第二導電型，該電場調整區位於該半導體層的該井區中；形成一閘極於該上表面上，部分該本體區位於該閘極正下方並連接於該閘極，以提供該功率元件在一導通操作中之一反轉電流通道，且部分該井區位於該閘極正下方，以提供該功率元件在該導通操作中之一漂移電流通道；形成一子閘極於該上表面上，且部分該井區位於該子閘極正下方，且該子閘極與該閘極不直接連接；以及形成一源極與一汲極於該上表面下並連接於該上表面，且該源極與該汲極具有該第一導電型，且該源極與該汲極分別位於該閘極之外部下方之該本體區中與遠離該本體區側之該井區中，且由上視圖視之，該子閘極介於該閘極與該汲極之間；其中該電場調整區介於該本體區與該汲極之間。
於一實施例中，該功率元件更包含一電阻調整區，具有該第一導電型，且該電阻調整區形成於該上表面下且連接於該上表面，該電阻調整區位於該半導體層的該井區中之該電場調整區上方，且該電阻調整區介於該本體區與該汲極之間。
於一實施例中，該電場調整區連接於該電阻調整區下方。
於一實施例中，該電阻調整區與該電場調整區由同一個微影製程步驟所定義。
於一實施例中，該子閘極電性浮接或電連接於該源極。
於一實施例中，該功率元件更包含：一第一深井區，具有該第二導電型，其中該第一深井區形成於該半導體層中之該井區與該本體區下方，且於該半導體層中，該第一深井區自下方完全連接並覆蓋該井區與該本體區；以及一第二深井區，具有該第一導電型，其中該第二深井區形成於該半導體層中之該第一深井區下方，且於該半導體層中，該第二深井區自下方完全連接並覆蓋該第一深井區。
於一實施例中，該功率元件更包含一漂移氧化區，形成於該上表面上，連接於該子閘極下，且至少部分該電阻調整區與該電場調整區位於該漂移氧化區正下方。
於一實施例中，該電阻調整區與該電場調整區完全不位於該閘極之正下方。
於一實施例中，該電阻調整區與該電場調整區由該子閘極所定義。
底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
有關本發明之前述及其他技術內容、特點與功效，在以下配合參考圖式之較佳實施例的詳細說明中，將可清楚的呈現。本發明中的圖式均屬示意，主要意在表示製程步驟以及各層之間之上下次序關係，至於形狀、厚度與寬度則並未依照比例繪製。
請參考圖2A與2B，其係根據本發明之第一個實施例。圖2A與2B分別顯示功率元件200之上視示意圖與剖視示意圖。圖2B顯示圖2A的BB’剖線之剖視示意圖。如圖2A與圖2B所示，功率元件200包含：半導體層21’、井區22、電場調整區25、本體區26、閘極27、子閘極27’、源極28以及汲極29。其中，半導體層21’形成於基板21上；井區22、源極28與汲極29具有第一導電型；本體區26與電場調整區25具有第二導電型。功率元件200例如為如圖2A與2B所示之橫向雙擴散金屬氧化物半導體場效電晶體(lateral double-diffused metal oxide semiconductor field effect transistor, LDMOS)元件。根據本發明之功率元件例如應用於切換式電源供應電路中的功率級電路中，切換式電源供應電路為本領域中具有通常知識者所熟知，在此不予贅述。
半導體層21’形成於基板21上，半導體層21’於垂直方向(如圖2B中之虛線箭號方向所示意，下同)上，具有相對之上表面21a與下表面21b。基板21例如但不限於為一P型或N型的半導體矽基板。半導體層21’例如以磊晶的步驟，形成於基板21上，或是以基板21的部分，作為半導體層21’。形成半導體層21’的方式，為本領域中具有通常知識者所熟知，在此不予贅述。
請繼續參閱圖2A與圖2B， 井區22具有第一導電型，形成於半導體層21’中，且井區22位於上表面21a下並連接於上表面21a。本體區26具有第二導電型，形成於半導體層22中，且本體區26位於上表面21a下並連接於上表面21a，本體區26於通道方向(如圖2B中之實線箭號方向所示意，下同)上，與井區22鄰接。閘極27形成於上表面21a上，部分本體區26位於閘極27正下方並連接於閘極27，以提供功率元件200在導通操作中之反轉電流通道，且部分井區22位於閘極27正下方，以提供功率元件200在導通操作中之漂移電流通道(如圖2B中粗虛線框所示意)。子閘極27’形成於上表面21a上，且部分井區22位於子閘極27’正下方。且子閘極27’與閘極27為分開的兩個獨立結構，彼此不直接連接。源極28與汲極29具有第一導電型，且源極28與汲極29形成於上表面21a下並連接於上表面21a，且源極28與汲極29分別位於閘極27之外部下方之本體區26中與遠離本體區26側之井區22中，且由上視圖圖2A視之，子閘極27’介於閘極27與汲極29之間。電場調整區25具有第二導電型，且電場調整區25形成於上表面21a下且不連接於上表面21a，電場調整區25位於半導體層21’的井區22中，且至少部分電場調整區25位於子閘極27’的正下方。
閘極27包括與上表面21a連接的介電層271、具有導電性的導電層272以及具有電絕緣特性之間隔層273。閘極27用以接受控制訊號控制而導通及不導通功率元件200。
子閘極27’包括與上表面21a連接的介電層271’、具有導電性的導電層272’以及具有電絕緣特性之間隔層273’。 子閘極27’於功率元件200操作時，不具備控制功率元件200導通及不導通的功能。子閘極27’在通道方向上，與閘極27間具有大於0的距離 d。子閘極27’與閘極27可由同一微影製程步驟、同一沉積製程步驟與同一蝕刻製程步驟所形成。子閘極27’與閘極27為分開獨立的兩個結構，彼此不直接連接。
請繼續參閱圖2B，於通道方向上，漂移區22a位於汲極29與本體區26之間，並分隔汲極29與本體區26，且位於靠近上表面21a之井區22中，用以作為功率元件200在導通操作中之漂移電流通道。根據本發明之功率元件200之電場調整區25在井區22中，不同於先前技術之功率元件100，本實施例之功率元件200在不導通時，電場調整區25可以提供與周圍的井區22相反導電型的區域，而形成空乏區，降低電場分布密度，提高崩潰電壓，以增加功率元件200的操作範圍。此外，根據本發明之功率元件200之閘極27’形成於上表面21a上，且與閘極27平行排列，可於功率元件200不導通時，子閘極27'沿著寬度方向(如圖2A中虛線箭號所示意，下同)的邊緣，會有相對較高的電場，以使得電場沿著通道方像積分後所得的電壓較高，因此就使得不導通時的電壓較高，也使其不導通時的崩潰電壓較先前技術高。在本實施例中，雖然子閘極27’在功率元件200導通操作時，也就是閘極27電壓高於其閾值電壓時，子閘極27’並不導通或是部分導通，因此子閘極27’對於其正下方的漂移區22a之導通電荷之蓄積(accumulation)能力較低，因此造成功率元件200的導通電阻上升；但是，也因此降低了閘極-汲極電容，使得在功率元件200導通操作時之暫態響應效能提高，提升功率元件200的操作速度，增加功率元件200的應用範圍。
需說明的是，所謂反轉電流通道係指功率元件200在導通操作中因施加於閘極27的電壓，而使閘極27的下方形成反轉層(inversion layer)以使導通電流通過的區域，此為本領域具有通常知識所熟知，在此不予贅述。
需說明的是，所謂漂移電流通道係指功率元件200在導通操作中使導通電流以漂移的方式通過的區域，此為本領域具有通常知識所熟知，在此不予贅述。
需說明的是，上表面21a並非指一完全平坦的平面，而是指半導體層21’的一個表面。於一實施例中，例如圖5B之漂移氧化區54與上表面51a接觸的部分，亦可具有下陷的部分。
需說明的是，前述之「第一導電型」與「第二導電型」係指於功率元件中，以不同導電型之雜質摻雜於半導體組成區域(例如但不限於前述之井區、本體區、源極與汲極等區域)內，使得半導體組成區域成為第一或第二導電型(例如但不限於第一導電型為N型，而第二導電型為P型，或反之亦可)，其中，第一導電型與第二導電型為彼此電性相反的導電型。
此外需說明的是，所謂的功率元件，係指於正常操作時，施加於汲極的電壓高於一特定之電壓，例如5V，且本體區26與汲極29之橫向距離(漂移區長度)根據正常操作時所承受的操作電壓而調整，因而可操作於前述較高之特定電壓。此皆為本領域中具有通常知識者所熟知，在此不予贅述。
需說明的是，子閘極27’的數量不限於為如圖所示的一個，亦可以為複數個。在此，所謂不直接連接，係指閘極27與子閘極27’不直接接觸。
請參考圖3A與3B，其顯示本發明的第二個實施例。圖3A與3B分別顯示功率元件300的上視示意圖與剖視示意圖。圖3B顯示圖3A的CC’剖線之剖視示意圖。如圖3A與3B所示，功率元件300包含：半導體層31’、井區32、電場調整區35、電阻調整區35’、本體區36、閘極37、子閘極37’、源極38以及汲極39。井區32、電阻調整區35’、源極38與汲極39具有第一導電型；本體區36與電場調整區35具有第二導電型。
半導體層31’形成於基板31上，半導體層31’於垂直方向(如圖3B中之虛線箭號方向所示意，下同)上，具有相對之上表面31a與下表面31b。基板31例如但不限於為P型或N型的半導體矽基板。半導體層31’例如以磊晶的步驟，形成於基板31上，或是以基板31的部分，作為半導體層31’。形成半導體層31’的方式，為本領域中具有通常知識者所熟知，在此不予贅述。
請繼續參閱圖3A與3B，閘極37包括與上表面31a連接的介電層371、具有導電性的導電層372以及具有電絕緣特性之間隔層373。閘極37用以接受控制訊號控制而導通及不導通功率元件300。子閘極37’包括與上表面31a連接的介電層371’、具有導電性的導電層372’以及具有電絕緣特性之間隔層373’。
本實施例與第一個實施例不同之處，其中一點在於，在本實施例中，功率元件300更包含電阻調整區35’，具有第一導電型，且電阻調整區35’形成於上表面31a下且連接於上表面31a。電阻調整區35’位於半導體層31’的井區32中之電場調整區35上方，且電阻調整區35’介於本體區36與汲極39之間。電阻調整區35’的第一導電型雜質的濃度，高於井區32的第一導電型雜質的濃度。電阻調整區35’主要的功能，在於降低功率元件300的導通阻值，當功率元件300於導通操作時，漂移區32a提供功率元件300在導通操作中之漂移電流通道，而電阻調整區35’ 具有較高的第一導電型雜質的濃度，可降低功率元件300的導通阻值。
在一種較佳的實施例中，如圖3B所示，電場調整區35連接於電阻調整區35’下方。電場調整區35的第一導電型雜質濃度與電阻調整區35’的第二導電型雜質濃度都在約 1×10 16atoms/cm 3到約 9×10 16atoms/cm 3的範圍內。電場調整區35與電阻調整區35’間的PN接面，於功率元件300不導通操作中，形成空乏區，有助於提高崩潰電壓。
在一種較佳的實施例中，電阻調整區35’與電場調整區35由同一個微影製程步驟所定義。如此可以使電場調整區35大致上完全位於電阻調整區35’之下，也使得電場調整區35與電阻調整區35’間的PN接面面積較大。
在一種較佳的實施例中，子閘極37’電性浮接或電連接於源極38。如此一來，可以提升功率元件300的操作速度，增加功率元件300的應用範圍。
在一種較佳的實施例中，電阻調整區35’與電場調整區35完全不位於閘極37之正下方。如此一來，可降低閘極-汲極電容，使得在功率元件300導通操作時之暫態響應效能提高，提升功率元件300的操作速度，增加功率元件300的應用範圍。
請參考圖4A與4B，其顯示本發明的第三個實施例。圖4A與4B分別顯示功率元件400的上視示意圖與剖視示意圖。圖4B顯示圖4A的DD’剖線之剖視示意圖。如圖4A與4B所示，功率元件400包含：半導體層41’、井區42、第一深井區43、第二深井區43’、電場調整區45、電阻調整區45’、本體區46、閘極47、子閘極47’、源極48、以及汲極49。井區42、第二深井區43’、電阻調整區45’、源極48與汲極49具有第一導電型；第一深井區43、本體區46與電場調整區45具有第二導電型。
半導體層41’形成於基板41上，半導體層41’於垂直方向(如圖4B圖中之虛線箭號方向所示意，下同)上，具有相對之上表面41a與下表面41b。基板41例如但不限於為一P型或N型的半導體矽基板。半導體層41’例如以磊晶的步驟，形成於基板41上，或是以基板41的部分，作為半導體層41’。形成半導體層41’的方式，為本領域中具有通常知識者所熟知，在此不予贅述。
請繼續參閱圖4A與4B，閘極47包括與上表面連接的介電層471、具有導電性的導電層472以及具有電絕緣特性之間隔層473。閘極47用以接受控制訊號控制而導通及不導通功率元件400。子閘極47’包括與上表面41a連接的介電層471’、具有導電性的導電層472’以及具有電絕緣特性之間隔層473’。
本實施例與第二個實施例不同之處，其中一點在於，在本實施例中，功率元件400更包含第一深井區43與第二深井區43’。第一深井區43具有第二導電型，其中第一深井區43形成於半導體層41’中之井區42與本體區46下方，且於半導體層41’中，第一深井區43自下方完全連接並覆蓋井區42與本體區46。第二深井區43’具有該第一導電型，其中該第二深井區形成於該半導體層中之該第一深井區下方，且於該半導體層中，該第二深井區自下方完全連接並覆蓋該第一深井區。
請參考圖5A與5B，其顯示本發明的第四個實施例。圖5A與5B分別顯示功率元件500的上視示意圖與剖視示意圖。圖5B顯示圖4A的EE’剖線之剖視示意圖。如圖5A與5B所示，功率元件500包含：半導體層51’、井區52、第一深井區53、第二深井區53’、漂移氧化區54、電場調整區55、電阻調整區55’、本體區56、閘極57、子閘極57’、源極58以及汲極59。井區52、第二深井區53’、電阻調整區55’、源極58與汲極59具有第一導電型；第一深井區53、本體區56與電場調整區55具有第二導電型。
半導體層51’形成於基板51上，半導體層51’於垂直方向(如圖5B中之虛線箭號方向所示意，下同)上，具有相對之上表面51a與下表面51b。基板51例如但不限於為一P型或N型的半導體矽基板。半導體層51’例如以磊晶的步驟，形成於基板51上，或是以基板51的部分，作為半導體層51’。形成半導體層51’的方式，為本領域中具有通常知識者所熟知，在此不予贅述。
請繼續參閱圖5A與5B，閘極57包括與上表面連接的介電層571、具有導電性的導電層572以及具有電絕緣特性之間隔層573。閘極57用以接受控制訊號控制而導通及不導通功率元件500。子閘極57’包括與上表面51a連接的介電層571’、具有導電性的導電層572’以及具有電絕緣特性之間隔層573’。
本實施例與第三個實施例不同之處，其中一點在於，在本實施例中，功率元件500更包含漂移氧化區54，其形成於上表面51a上並連接於上表面51a，用以提高崩潰電壓。漂移氧化區54例如並不限於如圖所示之區域氧化(local oxidation of silicon, LOCOS)結構，亦可為淺溝槽絕緣(shallow trench isolation, STI)結構。漂移氧化區54並連接於漂移區52a。漂移氧化區54形成於上表面51a上，連接於子閘極57’下，且至少部分電阻調整區55’與電場調整區55位於漂移氧化區54正下方。
請參考圖6，其顯示本發明的第五個實施例。圖6顯示功率元件600的剖視示意圖。如圖6所示，功率元件600包含：半導體層61’、井區62、第一深井區63、第二深井區63’、複數電場調整區651、652與653、複數電阻調整區651’、652’與653’、本體區66、閘極67、複數子閘極671’、672’與673’、源極68以及汲極69。井區62、第二深井區63’、電阻調整區651’、652’與653’、源極68與汲極69具有第一導電型；第一深井區63、本體區66與電場調整區65具有第二導電型。
半導體層61’形成於基板61上，半導體層61’於垂直方向(如圖6中之虛線箭號方向所示意，下同)上，具有相對之上表面61a與下表面61b。基板61例如但不限於為一P型或N型的半導體矽基板。半導體層61’例如以磊晶的步驟，形成於基板61上，或是以基板61的部分，作為半導體層61’。形成半導體層61’的方式，為本領域中具有通常知識者所熟知，在此不予贅述。
請繼續參閱圖6，閘極67包括與上表面連接的介電層671、具有導電性的導電層672以及具有電絕緣特性之間隔層673。閘極67用以接受控制訊號控制而導通及不導通功率元件600。子閘極671’包括與上表面61a連接的介電層6711’、具有導電性的導電層6712’以及具有電絕緣特性之間隔層6713’。
在本實施例中，複數電阻調整區651’、652’與653’與複數電場調整區651、652與653由對應的子閘極671’、672’與673’所定義。其中，如圖6所示，電阻調整區651’與電場調整區651由閘極67與子閘極671’定義；電阻調整區652’與電場調整區652由子閘極671’與子閘極672’定義；電阻調整區653’與電場調整區653由子閘極672’與子閘極673’定義。
請參考圖7A-7F，其顯示本發明的第六個實施例。圖7A-7F顯示功率元件400製造方法的剖視示意圖。如圖7A所示，首先提供基板41，基板41例如但不限於為一P型或N型的半導體矽基板。接著，如圖7B所示，形成半導體層41’於基板41上，半導體層41’於垂直方向(如圖7B中之虛線箭號方向所示意，下同)上，具有相對之上表面41a與下表面41b。半導體層41’例如以磊晶的步驟，形成於基板41上，或是以基板41的部分，作為半導體層41’。形成半導體層41’的方式，為本領域中具有通常知識者所熟知，在此不予贅述。
請繼續參閱圖7B，接著，形成第一深井區43、第二深井區43’與井區42於半導體層41’中，且於垂直方向上，井區42位於上表面41a下並連接於上表面41a。井區42具有第一導電型，例如可利用例如但不限於離子植入製程步驟，將第一導電型雜質，以加速離子的形式，如圖7B中向下的虛線箭號所示意，植入半導體層41’中，以形成井區42。第一深井區43與第二深井區43’亦可分別以不同的離子植入製程步驟，將第二導電型雜質與第一導電型雜質，以加速離子的形式，植入半導體層41’中之井區42下部，以分別形成第一深井區43與第二深井區43’，在此不予贅述。其中，第一深井區43具有第二導電型。第一深井區43形成於半導體層41’中之井區42與本體區46下方，且於半導體層41’中，第一深井區43自下方完全連接並覆蓋井區42與本體區46。第二深井區43’具有第一導電型，其中第二深井區43’形成於半導體層41’中之第一深井區43下方，且於半導體層41’中，第二深井區43’自下方完全連接並覆蓋第一深井區43。
接著，請參閱圖7C，形成本體區46於半導體層41’中，且本體區46位於上表面41a下並連接於上表面41a，本體區46於通道方向(如圖4A中之實線箭號方向所示意，下同)上，與井區42鄰接。部分本體區46位於後續所形成之閘極47正下方並連接於閘極47，以提供功率元件400在導通操作中之反轉電流通道。本體區46具有第二導電型，形成本體區46之步驟，例如但不限於利用由微影製程步驟形成光阻層46’為遮罩， 將第二導電型雜質摻雜至半導體層41’的井區42中，將定義的部分從井區42反摻雜(counter dope)而形成本體區46。其中，本實施例可利用例如但不限於離子植入製程步驟，將第二導電型雜質，以加速離子的形式，植入部分井區42中，以形成本體區46。本體區46於通道方向上，與井區42鄰接。
接著，請參閱圖7D，形成電場調整區45與電阻調整區45’。其中電場調整區45形成於上表面41a下且不連接於上表面41a。電場調整區45具有第二導電型，電場調整區45位於半導體層41’的井區42中。電阻調整區45’具有第一導電型，且電阻調整區45’形成於上表面41a下且連接於上表面41a。電阻調整區45’連接於半導體層41’的井區42中之電場調整區45上方，且電阻調整區45’介於本體區46與後續所形成之汲極49之間。電阻調整區45’的第一導電型雜質的濃度，高於井區42的第一導電型雜質的濃度。電阻調整區45’主要的功能，在於降低功率元件400的導通阻值。
形成電場調整區45與電阻調整區45’ 之步驟，例如但不限於利用由微影製程步驟形成光阻層45”為遮罩，依次將第二導電型雜質與第一導電型雜質，摻雜至半導體層41’的井區42中，而形成電場調整區45與電阻調整區45’。其中，本實施例可利用例如但不限於以同一個微影製程步驟形成光阻層45”為遮罩，接著以離子植入製程步驟，依次將第二導電型雜質與第一導電型雜質，以加速離子的形式，植入井區42中，以形成電場調整區45與電阻調整區45’。
接著，請參閱圖7E，形成閘極47與子閘極47’於半導體層41’之上表面41a上；並形成源極48與汲極49。其中，部分本體區46位於閘極47正下方並連接於閘極47，以提供功率元件400在導通操作中之反轉電流通道。部分井區42位於閘極47正下方，以提供功率元件400在導通操作中之漂移電流通道。
子閘極47’形成於上表面41a上，且部分井區42位於子閘極47’正下方。且子閘極47’與閘極47為分開的兩個獨立結構，彼此不直接連接。源極48與汲極49具有第一導電型，且源極48與汲極49形成於上表面41a下並連接於上表面41a，且源極48與汲極49分別位於閘極47之外部下方之本體區46中與遠離本體區46側之井區42中，且由上視圖視之，子閘極47’介於閘極47與汲極49之間。
閘極47包括與上表面41a連接的介電層471、具有導電性的導電層472以及具有電絕緣特性之間隔層473。閘極47用以接受控制訊號控制而導通及不導通功率元件400。
子閘極47’包括與上表面41a連接的介電層471’、具有導電性的導電層472’以及具有電絕緣特性之間隔層473’。 子閘極47’於功率元件400操作時，不具備控制功率元件400導通及不導通的功能。子閘極47’在通道方向上，與閘極47間具有大於0的距離。子閘極47’與閘極47可由同一微影製程步驟、同一沉積製程步驟與同一蝕刻製程步驟所形成。
請繼續參閱圖7E，形成源極48與汲極49於上表面41a下並連接於上表面41a，且源極48與汲極49分別位於閘極47在通道方向之外部下方之本體區46中與遠離本體區46側之井區42中，且於通道方向上，漂移區42a位於汲極49與本體區46之間，靠近上表面41a之井區42中，用以作為功率元件400在導通操作中之漂移電流通道，且由上視圖視之，在通道方向上，子閘極47’介於閘極47與汲極49之間。形成源極48與汲極49之步驟，例如但不限於利用閘極47、子閘極47’、以及由微影製程步驟形成光阻層48’為遮罩， 將第一導電型雜質分別摻雜至本體區46中與井區42中，以形成源極48與汲極49。其中，本實施例可利用例如但不限於離子植入製程步驟，將第一導電型雜質，以加速離子的形式，植入本體區46中與井區42中，以形成源極48與汲極49。
接著，請參閱圖7F，移除光阻層48’後，形成功率元件400。
請參考圖8A-8G，其顯示本發明的第七個實施例。圖8A-8G顯示功率元件600製造方法的剖視示意圖。如圖8A所示，首先提供基板61，基板61例如但不限於為一P型或N型的半導體矽基板。接著，如圖8B所示，形成半導體層61’於基板61上，半導體層61’於垂直方向(如圖8B中之虛線箭號方向所示意，下同)上，具有相對之上表面61a與下表面61b。半導體層61’例如以磊晶的步驟，形成於基板61上，或是以基板61的部分，作為半導體層61’。形成半導體層61’的方式，為本領域中具有通常知識者所熟知，在此不予贅述。
請繼續參閱圖8B，接著，形成第一深井區63、第二深井區63’與井區62於半導體層61’中，且於垂直方向上，井區62位於上表面61a下並連接於上表面61a。井區62具有第一導電型，例如可利用例如但不限於離子植入製程步驟，將第一導電型雜質，以加速離子的形式，如圖8B中向下的虛線箭號所示意，植入半導體層61’中，以形成井區62。第一深井區63與第二深井區63’亦可分別以不同的離子植入製程步驟，將第二導電型雜質與第一導電型雜質，以加速離子的形式，植入半導體層61’中之井區62下部，以分別形成第一深井區63與第二深井區63’，在此不予贅述。其中，第一深井區63具有第二導電型。第一深井區63形成於半導體層61’中之井區62與本體區66下方，且於半導體層61’中，第一深井區63自下方完全連接並覆蓋井區62與本體區66。第二深井區63’具有第一導電型，其中該第二深井區63’形成於半導體層61’中之第一深井區63下方，且於半導體層61’中，第二深井區63’自下方完全連接並覆蓋第一深井區63。
接著，請參閱圖8C，形成本體區66於半導體層61’中，且本體區66位於上表面61a下並連接於上表面61a，本體區66於通道方向(如圖8A中之實線箭號方向所示意，下同)上，與井區62鄰接。部分本體區66位於後續所形成之閘極67正下方並連接於閘極67，以提供功率元件600在導通操作中之反轉電流通道。本體區66具有第二導電型，形成本體區66之步驟，例如但不限於利用由微影製程步驟形成光阻層66’為遮罩， 將第二導電型雜質摻雜至半導體層61’的井區62中，將定義的部分從井區62反摻雜而形成本體區66。其中，本實施例可利用例如但不限於離子植入製程步驟，將第二導電型雜質，以加速離子的形式，植入部分井區62中，以形成本體區66。本體區66於通道方向上，與井區62鄰接。
接著，請參閱圖8D，形成閘極67之介電層671與導電層672，並形成複數子閘極671’、672’、673’之複數介電層6711’、6721’、6731’與複數導電層6712’、6722’、6732’，於半導體層61’之上表面61a上。閘極67之介電層671與導電層672，以及複數子閘極671’、672’、673’之複數介電層6711’、6721’、6731’與複數導電層6712’、6722’、6732’，用以定義複數電阻調整區651’、652’、653’與複數電場調整區651、652、653。
接著，請參閱圖8E，形成複數電場調整區651、652、653與複數電阻調整區651’、652’、653’。其中電場調整區651、652、653形成於上表面61a下且不連接於上表面61a。複數電場調整區651、652、653皆具有第二導電型，複數電場調整區651、652、653位於半導體層61’的井區62中。複數電阻調整區651’、652’、653’具有第一導電型，且複數電阻調整區651’、652’、653’皆形成於上表面61a下且連接於上表面61a。電阻調整區651’、652’、653’連接於半導體層61’的井區62中之對應的電場調整區651、652、653上方，且電阻調整區651’、652’、653’都介於本體區66與後續所形成之汲極69之間。電阻調整區651’、652’、653’的第一導電型雜質的濃度，皆高於井區62的第一導電型雜質的濃度。複數電阻調整區651’、652’、653’主要的功能，在於降低功率元件600的導通阻值。
形成複數電場調整區651、652、653與複數電阻調整區651’、652’、653’之步驟，例如但不限於利用由微影製程步驟形成之光阻層65”，以及閘極67之介電層671與導電層672，以及複數子閘極671’、672’、673’之複數介電層6711’、6721’、6731’與複數導電層6712’、6722’、6732’為遮罩，依次將第二導電型雜質與第一導電型雜質，摻雜至半導體層61’的井區62中，而形成複數電場調整區651、652、653與複數電阻調整區651’、652’、653’。其中，本實施例可利用例如但不限於以同一個微影製程步驟形成光阻層65” 以及閘極67之介電層671與導電層672，以及複數子閘極671’、672’、673’之複數介電層6711’、6721’、6731’與複數導電層6712’、6722’、6732’為遮罩，接著以離子植入製程步驟，依次將第二導電型雜質與第一導電型雜質，以加速離子的形式，植入井區62中，以形成複數電場調整區651、652、653與複數電阻調整區651’、652’、653’。
接著，請參閱圖8F，形成閘極67之間隔層673與子閘極671’、672’、673’之複數間隔層6713’、6723’、6733’於半導體層61’之上表面61a上；並形成源極68與汲極69。其中，部分本體區66位於閘極67正下方並連接於閘極67，以提供功率元件600在導通操作中之反轉電流通道。部分井區62位於閘極67正下方，以提供功率元件600在導通操作中之漂移電流通道。
子閘極671’、672’、673’形成於上表面61a上，且部分井區62位於子閘極671’、672’、673’正下方。且子閘極671’、672’、673’與閘極47為分開的複數個獨立結構，彼此不直接連接。源極68與汲極69具有第一導電型，且源極68與汲極69形成於上表面61a下並連接於上表面61a，且源極68與汲極69分別位於閘極67之外部下方之本體區66中與遠離本體區66側之井區62中，且由上視圖視之，子閘極671’、672’、673’介於閘極67與汲極69之間。
子閘極671’、672’、673’在通道方向上，與閘極67間具有大於0的距離，且子閘極671’、672’、673’在通道方向上，彼此間也具有大於0的距離。子閘極671’、672’、673’與閘極67可由同一微影製程步驟、同一沉積製程步驟與同一蝕刻製程步驟所形成。
請繼續參閱圖8F，形成源極68與汲極69之步驟，例如但不限於利用閘極67、子閘極671’、672’、673’、以及由微影製程步驟形成光阻層68’為遮罩， 將第一導電型雜質分別摻雜至本體區66中與井區62中，以形成源極68與汲極69。其中，本實施例可利用例如但不限於離子植入製程步驟，將第一導電型雜質，以加速離子的形式，植入本體區66中與井區62中，以形成源極68與汲極69。
接著，請參閱圖8G，移除光阻層68’後，形成功率元件600。
圖9A顯示根據本發明之功率元件剖視圖之的模擬示意圖。圖9A顯示一種較為接近實際的功率元件剖面示意圖。
圖9B顯示根據本發明與先前技術之功率元件，切換為導通操作時的閘-源極電壓對時間的電性示意圖。根據本發明之功率元件，相較於先前技術，在切換為導通的操作上，具有較短的切換時間，即可達到較高的閘-源極電壓，因此根據本發明之功率元件，具有較好的暫態響應。如圖9B所示，橫軸為時間，縱軸為閘極對源極電壓。以第一個實施例功率元件200為例，在導通(turning ON)操作中， 相較於先前技術，根據本發明之功率元件的閘極電壓上升的速度較快，這是因為相應的電容值，相對於先前技術之功率元件下降，使得在導通的操作中，閘極電壓花了相對較短的時間達到目標電壓，因此根據本發明之功率元件的暫態響應改善。
以上已針對較佳實施例來說明本發明，唯以上所述者，僅係為使熟悉本技術者易於了解本發明的內容而已，並非用來限定本發明之權利範圍。在本發明之相同精神下，熟悉本技術者可以思及各種等效變化。例如，在不影響元件主要的特性下，可加入其他製程步驟或結構，如矽化金屬層等；又如，微影技術並不限於光罩技術，亦可包含電子束微影技術。凡此種種，皆可根據本發明的教示類推而得。此外，所說明之各個實施例，並不限於單獨應用，亦可以組合應用，例如但不限於將兩實施例併用。因此，本發明的範圍應涵蓋上述及其他所有等效變化。此外，本發明的任一實施型態不必須達成所有的目的或優點，因此，請求專利範圍任一項也不應以此為限。
100, 200, 300, 400, 500, 600:功率元件 11, 21, 31, 41, 51, 61:基板 11a, 21a, 31a, 41a, 51a, 61a:上表面 11b, 21b, 31b, 41b, 51b, 61b:下表面 12, 22, 32, 42, 52, 62:井區 12a, 22a, 32a, 42a, 52a:漂移區 13:絕緣結構 13a:操作區 14, 54:漂移氧化區 16, 26, 36, 46, 56, 66:本體區 17, 27, 37, 47, 57, 67:閘極 18, 28, 38, 48, 58, 68:源極 19, 29, 39, 49, 59, 69:汲極 21’, 31’, 41’, 51’, 61’:半導體層 25, 35, 45, 55, 651, 652, 653:電場調整區 27’ , 37’, 47’, 57’, 671’, 672’, 673’:子閘極 35’, 45’, 55’, 651’, 652’, 653’:電阻調整區 45”, 46’, 48’, 65”, 66’, 68’:光阻層 271, 271’, 371, 371’, 471, 471’, 571, 571’, 6711’, 6721’, 6731’:介電層 272, 272’, 372, 372’, 472, 472’, 572, 572’, 6712’, 6722’, 6732’:導電層 273, 273’, 373, 373’, 473, 473’, 573, 573’, 6713’, 6723’, 6733’:間隔層 AA’, BB’, CC’, DD’, EE’:剖線 PR1, PR2, PR3, PR4, PR5:光阻層
圖1A與1B分別顯示一種習知功率元件100的上視示意圖與剖視示意圖。
圖2A與2B分別顯示根據本發明之第一個實施例功率元件之上視示意圖與剖視示意圖。
圖3A與3B分別顯示根據本發明之第二個實施例功率元件之上視示意圖與剖視示意圖。
圖4A與4B分別顯示根據本發明之第三個實施例功率元件之上視示意圖與剖視示意圖。
圖5A與5B分別顯示根據本發明之第四個實施例功率元件之上視示意圖與剖視示意圖。
圖6顯示根據本發明之第五個實施例功率元件之剖視示意圖。
圖7A-7F顯示本發明的第六個實施例，其係顯示根據本發明之功率元件製造方法的剖視示意圖。
圖8A-8G顯示本發明的第七個實施例，其係顯示根據本發明之功率元件製造方法的剖視示意圖。
圖9A顯示根據本發明之功率元件剖視圖之的模擬示意圖。
圖9B顯示根據本發明與先前技術之功率元件，切換為導通操作時的閘-源極電壓對時間的電性示意圖。
200:功率元件
21:基板
21’:半導體層
21a:上表面
21b:下表面
22:井區
22a:漂移區
25:電場調整區
26:本體區
27:閘極
27’:子閘極
271,271’:介電層
272,272’:導電層
273,273’:間隔層
28:源極
29:汲極
d:距離

Claims (18)

  1. 一種功率元件，包含： 一半導體層，形成於一基板上，該半導體層具有一上表面； 一井區，具有一第一導電型，形成於該半導體層中，且該井區位於該上表面下並連接於該上表面； 一本體區，具有一第二導電型，形成於該半導體層中，且該本體區位於該上表面下並連接於該上表面，該本體區於一通道方向上，與該井區鄰接； 一閘極，形成於該上表面上，部分該本體區位於該閘極正下方並連接於該閘極，以提供該功率元件在一導通操作中之一反轉電流通道，且部分該井區位於該閘極正下方，以提供該功率元件在該導通操作中之一漂移電流通道； 一子閘極，形成於該上表面上，且部分該井區位於該子閘極正下方，且該子閘極與該閘極不直接連接； 一源極與一汲極，具有該第一導電型，且該源極與該汲極形成於該上表面下並連接於該上表面，且該源極與該汲極分別位於該閘極之外部下方之該本體區中與遠離該本體區側之該井區中，且由上視圖視之，該子閘極介於該閘極與該汲極之間；以及 一電場調整區，具有該第二導電型，且該電場調整區形成於該上表面下且不連接於該上表面，該電場調整區位於該半導體層的該井區中，且該電場調整區介於該本體區與該汲極之間。
  2. 如請求項1所述之功率元件，更包含一電阻調整區，具有該第一導電型，且該電阻調整區形成於該上表面下且連接於該上表面，該電阻調整區位於該半導體層的該井區中之該電場調整區上方，且該電阻調整區介於該本體區與該汲極之間。
  3. 如請求項2所述之功率元件，其中該電場調整區連接於該電阻調整區下方。
  4. 如請求項2所述之功率元件，其中該電阻調整區與該電場調整區由同一個微影製程步驟所定義。
  5. 如請求項1所述之功率元件，其中該子閘極電性浮接或電連接於該源極。
  6. 如請求項1所述之功率元件，更包含： 一第一深井區，具有該第二導電型，其中該第一深井區形成於該半導體層中之該井區與該本體區下方，且於該半導體層中，該第一深井區自下方完全連接並覆蓋該井區與該本體區；以及 一第二深井區，具有該第一導電型，其中該第二深井區形成於該半導體層中之該第一深井區下方，且於該半導體層中，該第二深井區自下方完全連接並覆蓋該第一深井區。
  7. 如請求項2所述之功率元件，更包含一漂移氧化區，形成於該上表面上，連接於該子閘極下，且至少部分該電阻調整區與該電場調整區位於該漂移氧化區正下方。
  8. 如請求項2所述之功率元件，其中該電阻調整區與該電場調整區完全不位於該閘極之正下方。
  9. 如請求項2所述之功率元件，其中該電阻調整區與該電場調整區由該子閘極所定義。
  10. 一種功率元件製造方法，包含： 形成一半導體層於一基板上，該半導體層具有一上表面； 形成一井區於該半導體層中，且該井區具有第一導電型，且該井區位於該上表面下並連接於該上表面； 形成一本體區於該半導體層中，且該本體區具有一第二導電型，且該本體區位於該上表面下並連接於該上表面，該本體區於一通道方向上，與該井區鄰接； 形成一電場調整區於該上表面下且不連接於該上表面，且該電場調整區具有該第二導電型，該電場調整區位於該半導體層的該井區中； 形成一閘極於該上表面上，部分該本體區位於該閘極正下方並連接於該閘極，以提供該功率元件在一導通操作中之一反轉電流通道，且部分該井區位於該閘極正下方，以提供該功率元件在該導通操作中之一漂移電流通道； 形成一子閘極於該上表面上，且部分該井區位於該子閘極正下方，且該子閘極與該閘極不直接連接；以及 形成一源極與一汲極於該上表面下並連接於該上表面，且該源極與該汲極具有該第一導電型，且該源極與該汲極分別位於該閘極之外部下方之該本體區中與遠離該本體區側之該井區中，且由上視圖視之，該子閘極介於該閘極與該汲極之間； 其中該電場調整區介於該本體區與該汲極之間。
  11. 如請求項10所述之功率元件製造方法，更包含：形成一電阻調整區於該上表面下且連接於該上表面，且該電阻調整區具有該第一導電型，該電阻調整區位於該半導體層的該井區中之該電場調整區上方，且該電阻調整區介於該本體區與該汲極之間。
  12. 如請求項11述之功率元件製造方法，其中該電場調整區連接於該電阻調整區下方。
  13. 如請求項11述之功率元件製造方法，其中該電阻調整區與該電場調整區之範圍由同一個微影製程步驟所定義。
  14. 如請求項10所述之功率元件製造方法，其中該子閘極電性浮接或電連接於該源極。
  15. 如請求項10述之功率元件製造方法，更包含： 形成一第一深井區於該半導體層中之該井區與該本體區下方，其中該第一深井區具有第二導電型，且於該半導體層中，該第一深井區自下方完全連接並覆蓋該井區與該本體區；以及 形成一第二深井區於該半導體層中之該第一深井區下方，其中該第二深井區具有該第一導電型，且於該半導體層中，該第二深井區自下方完全連接並覆蓋該第一深井區。
  16. 如請求項11述之功率元件製造方法，更包含形成一漂移氧化區於該上表面上，連接於該子閘極下，且至少部分該電阻調整區與該電場調整區位於該漂移氧化區正下方。
  17. 如請求項11述之功率元件製造方法，其中該電阻調整區與該電場調整區完全不位於該閘極之正下方。
  18. 如請求項11述之功率元件製造方法，其中該電阻調整區與該電場調整區由該子閘極所定義。
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