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TW202220132A - 具有bs-pdn結構的積體電路晶片 - Google Patents

具有bs-pdn結構的積體電路晶片 Download PDF

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TW202220132A
TW202220132A TW110121435A TW110121435A TW202220132A TW 202220132 A TW202220132 A TW 202220132A TW 110121435 A TW110121435 A TW 110121435A TW 110121435 A TW110121435 A TW 110121435A TW 202220132 A TW202220132 A TW 202220132A
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TW
Taiwan
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integrated circuit
circuit chip
substrate
intermediate connection
disposed
Prior art date
Application number
TW110121435A
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English (en)
Inventor
宋垠錫
白洪周
吳瓊碩
李滿浩
李赫宰
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Abstract

本發明提供一種積體電路晶片，包含：基板，具有主動表面及與主動表面相對的背表面；前段製程（FEOL）結構，安置於基板的主動表面上；第一後段製程（BEOL）結構，安置於FEOL結構上；中間連接層，安置於基板的背表面之下，中間連接層包含電荷儲存器及安置於電荷儲存器周圍的金屬柱；以及重佈線結構層，安置於中間連接層之下。

Description

具有BS-PDN結構的積體電路晶片
本揭露的非限制性實例實施例是關於一種積體電路晶片。特定而言，本揭露的非限制性實例實施例是關於一種配電網安置於基板之下的積體電路晶片。
近年來，為了實現裝置密度的增加，已進行對用於製造積體電路晶片的半導體製程的研究。在按比例縮小的製程用於半導體製程中時，優點在於晶片上後段製程（back-end-of-line；BEOL）結構中的線或通孔的大小減小，而缺點在於線或通孔的電阻增大。
為了克服此缺點，在習知情況下，晶片上互連件及電力線同時設計於晶片上BEOL結構中，且因此，可將電力穩定地供應至邏輯晶片。
另外，在習知情況下，用於供應信號的BEOL結構另外分別安置於的基板的安置有電晶體的一側處及基板的另一側處，且因此，可將電力穩定地供應至邏輯晶片。
本揭露的非限制性實例實施例提供一種能夠將輸送電力所沿循的電力輸送路徑減至最短的積體電路晶片。
本揭露的非限制性實例實施例提供一種可低成本製造的積體電路晶片。
根據本揭露的一或多個實施例，提供一種積體電路晶片。積體電路晶片包含：基板，具有主動表面及與主動表面相對的背表面；前段製程（front-end-of-line；FEOL）結構，安置於基板的主動表面上；第一後段製程（BEOL）結構，安置於FEOL結構上；中間連接層，安置於基板的背表面之下，中間連接層包含電荷儲存器及安置於電荷儲存器周圍的金屬柱；以及重佈線結構層，安置於中間連接層之下。
根據本揭露的一或多個實施例，提供一種積體電路晶片。積體電路晶片包含：邏輯晶片；以及配電網（power distribution network；PDN），安置於邏輯晶片之下。邏輯晶片包含：基板，具有主動表面及與主動表面相對的背表面；前段製程（FEOL）結構，安置於基板的主動表面上且包含下部絕緣膜，所述下部絕緣膜包含氧化物，FEOL結構構成包含鰭式場效電晶體（fin field effect transistor；FinFET）的邏輯單元；以及第一後段製程（BEOL）結構，安置於FEOL結構上。PDN包含：第二BEOL結構，安置於基板之下且具有比第一BEOL結構更小的厚度；中間連接層，安置於第二BEOL結構之下，中間連接層包含電荷儲存器、安置於電荷儲存器周圍的銅（Cu）柱以及覆蓋電荷儲存器及銅柱的側表面的模製材料，電荷儲存器包含Si；重佈線結構層，安置於中間連接層之下；以及焊料球，安置於重佈線結構層之下。
根據本揭露的一或多個實施例，提供一種積體電路晶片。積體電路晶片包含：邏輯晶片，包含基板及位於基板的一個表面上的鰭式場效電晶體（FinFET）；以及配電網（PDN），安置於邏輯晶片之下。PDN包含：後段製程（BEOL）結構，安置於基板之下；中間連接層，安置於BEOL結構之下，中間連接層包含電荷儲存器、安置於電荷儲存器周圍的銅（Cu）柱以及覆蓋電荷儲存器及銅柱的側表面的模製材料，電荷儲存器包含Si；以及重佈線結構層，安置於中間連接層之下。
根據本揭露的一或多個實施例，提供一種積體電路晶片。積體電路晶片包含：基板，具有主動表面及與主動表面相對的背表面；前段製程（FEOL）結構，安置於基板的主動表面上；第一後段製程（BEOL）結構，安置於FEOL結構上，第一BEOL結構包含在水平方向上圖案化的多個佈線層；第二BEOL結構，安置於基板的背表面之下，第二BEOL結構包含在水平方向上經圖案化的單層佈線；中間連接層，安置於第二BEOL結構之下，中間連接層包含電荷儲存器、安置於電荷儲存器周圍的銅（Cu）柱以及覆蓋電荷儲存器及銅柱的側表面的模製材料，電荷儲存器包含Si；重佈線結構層，安置於中間連接層之下；以及焊料球，安置於重佈線結構層之下。
根據本揭露的實施例，積體電路晶片可確保電源完整性（power integrity；PI）特性且可以低成本製造。
應理解，當將半導體裝置的元件、組件、層、圖案、結構、區等（在下文中統稱為「元件」）稱為「在」半導體裝置的另一元件「之上」、「上方」、「上」、「下方」、「之下」、「下」、「連接至」或「耦接至」所述另一元件時，所述元件可直接「在」所述另一元件「之上」、「上方」、「上」、「下方」、「之下」、「下」、「連接至」或「耦接至」所述另一元件，或可存在介入元件。相反，當將半導體裝置的元件稱為「直接在」半導體裝置的另一元件「之上」、「直接在」所述另一元件「上方」、「直接在」所述另一元件「上」、「直接在」所述另一元件「下方」、「直接在」所述另一元件「之下」、「直接在」所述另一元件「下」、「直接連接至」或「直接耦接至」所述另一元件時，不存在介入元件。相同標號貫穿本揭露指相同元件。
圖1為根據本揭露的實例實施例的積體電路晶片的截面圖。圖2為沿著圖1中的線I-I'截取的圖1的一部分的平面圖。
參考圖1及圖2，在實施例中，積體電路晶片1可具有背側配電網（backside power distribution network；BS-PDN）結構。積體電路晶片1包含邏輯晶片10及安置於邏輯晶片10之下的配電網（PDN）20。邏輯晶片10可經由PDN 20接收操作電流及操作電壓。
在實施例中，邏輯晶片10可包含具有主動表面100A及背表面100B（所述主動表面100A與所述背表面100B為相對表面）的基板100、形成於基板100的主動表面100A上的前段製程（FEOL）結構200以及形成於FEOL結構200上的第一後段製程（BEOL）結構300。
在實施例中，PDN 20可包含形成於基板100的背表面100B之下的第二BEOL結構400、形成於第二BEOL結構400之下的中間連接層500、形成於中間連接層500之下的重佈線結構層600以及形成於重佈線結構層600之下的多個焊料球700。
在實施例中，積體電路晶片1包含積體電路。在一些實施例中，積體電路可應用於記憶體晶片，諸如揮發性記憶體（例如，DRAM）、非揮發性記憶體（例如，ROM）、快閃記憶體等；應用處理器晶片，諸如中央處理器（例如，CPU）、圖形處理器（例如，GPU）、數位信號處理器、密碼處理器、微處理器、微控制器等；以及邏輯晶片，諸如類比數位轉換器、特殊應用積體電路（application-specific integrated circuit；ASIC）等。積體電路亦可應用於諸如功率管理積體電路（power management integrated circuit；PMIC）的功率管理晶片。
在實施例中，當在平面中觀察時，積體電路晶片1可具有四邊形形狀。
基板100可包含一或多種半導體材料。舉例而言，半導體材料可為Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC及/或InP。在一些實施例中，基板100可為塊狀基板（例如，塊狀矽基板）或絕緣體上半導體（semiconductor-on-insulator；SOI）基板。
基板100可包含自主動表面100A向上突起的通道區110。舉例而言，通道區110可在可垂直於主動表面100A的垂直方向上自基板100突起。
FEOL結構200可安置於基板100的主動表面100A上。FEOL結構200可經由FEOL製程形成。FEOL製程可指用於在積體電路晶片1的製造程序中在基板100上形成個別元件（例如，電晶體、電容器、電阻器等）的製程。舉例而言，FEOL製程可包含晶圓的平坦化及清潔、溝渠的形成、井的形成、閘極線的形成、源極及汲極的形成等。
FEOL結構200可構成包含鰭式場效電晶體（FinFET）的邏輯單元。當然，FEOL結構200不限於上文所描述的條件，且可構成邏輯單元，所述邏輯單元包含：金屬氧化物半導體場效電晶體（metal-oxide-semiconductor field effect transistor；MOSFET）、系統大規模整合（system large scale integration；LSI）、微機電系統（microelectromechanical system；MEMS）、主動裝置，或包含多個電晶體的被動裝置。
在一些實施例中，積體電路晶片1可更包含安置於基板100的主動表面100A上的下部絕緣膜210。下部絕緣膜210可以在通道區110的相對側表面及基板100的主動表面100A上延伸以具有預定厚度。下部絕緣膜210可僅安置於通道區110的相對側表面的下部部分處。下部絕緣膜210可包含絕緣材料。舉例而言，下部絕緣膜210可包含氧化矽、氮化矽及/或氮氧化矽。
通道區110的突起高度可大於下部絕緣膜210的厚度。亦即，通道區110可具有自下部絕緣膜210突起同時延伸穿過下部絕緣膜210的形狀。
通道區110可包含例如摻雜有摻雜劑的井或摻雜有摻雜劑的導電區。舉例而言，導電區可包含第一摻雜區111及第二摻雜區112。在實施例中，第一摻雜區111可為n型摻雜區，而第二摻雜區112可為p型摻雜區。
第一摻雜區111可包含垂直地突起的多個第一鰭型主動區121，而第二摻雜區112可包含垂直地突起的多個第二鰭型主動區122。
積體電路晶片1可更包含安置於通道區110上同時彼此隔離的源極區231及汲極區232。源極區231及汲極區232可安置於下部絕緣膜210上。在實施例中，源極區231及汲極區232可接觸通道區110的上部部分。舉例而言，源極區231可接觸第一鰭型主動區121及第二鰭型主動區122中的一者，而汲極區232可接觸第一鰭型主動區121及第二鰭型主動區122中的另一者。源極區231及汲極區232可與通道區110垂直地重疊。在一些實施例中，源極區231及汲極區232可分別安置於通道區110的末端上。源極區231及汲極區232可包含半導體材料及/或摻雜劑原子（例如，B、P或As原子）。
積體電路晶片1可更包含形成為垂直地延伸穿過基板100及下部絕緣膜210的互連件240。互連件240可形成於通道區110的側部部分處，且可形成於源極區231及汲極區232之下。互連件240可用於在裝置之間輸送信號或用於提供供電軌及/或接地軌。在一些實例實施例中，互連件240充當金屬層上的一或多個源極/汲極接觸軌或置放於FinFET電路上的互連線。互連件240可接觸源極區231及汲極區232中的一者。在一些實施例中，互連件240可提供額外佈線資源（除了置放於FinFET電路上的金屬層或互連線之外），且因此，可用於實現電路面積的減小、電路密度的增加以及佈線擁塞的緩解。
積體電路晶片1可更包含覆蓋互連件240的上部部分的介電罩蓋層211。介電罩蓋層211可覆蓋互連件240的上部末端。互連件240可經由延伸穿過介電罩蓋層211的第一通孔VIA1接觸源極區231及汲極區232中的至少一者。
積體電路晶片1可更包含安置於下部絕緣膜210上同時覆蓋源極區231及汲極區232的絕緣罩蓋層220。在一些實施例中，絕緣罩蓋層220的上表面可為平坦的。舉例而言，絕緣罩蓋層220可由氮化矽膜構成。
積體電路晶片1可包含延伸穿過絕緣罩蓋層220的第二通孔VIA2。第二通孔VIA2的至少一部分可接觸源極區231或汲極區232。第二通孔VIA2可電連接至第一BEOL結構300中的第一BEOL襯墊330，稍後將對此進行描述。
安置於基板100的主動表面100A上方的結構（例如，下部絕緣膜210）及絕緣罩蓋層220可稱為FEOL結構200。
積體電路晶片1可更包含安置於基板100之下的基板襯墊130。基板襯墊130可曝露於基板100的背表面100B處。基板襯墊130可包含導電材料（例如，金屬）。
積體電路晶片1可更包含垂直地延伸穿過基板100的奈米矽穿孔（through-silicon vias；TSV）。奈米TSV 140的至少一部分可將互連件240與對應於互連件240的基板襯墊130中的一者電連接。每一奈米TSV 140可形成為具有1微米或小於1微米的直徑（寬度）。在實施例中，每一奈米TSV 140的直徑（寬度）可為約50奈米至200奈米。
第一BEOL結構300可安置於FEOL結構200上。第一BEOL結構300可經由BEOL製程（包含稍後將描述的第二BEOL製程）形成。BEOL製程可指用於在積體電路晶片1的製造程序中將個別元件（例如，電晶體、電容器、電阻器等）互連的製程。舉例而言，BEOL製程可包含對形成閘極的區（未繪示）、源極區231以及汲極區232的矽化、介電質的添加、平坦化、孔的形成、金屬層的添加、接觸插塞的形成、鈍化層的形成等。舉例而言，積體電路晶片1可在執行BEOL製程之後封裝於半導體封裝件中，且因此，可用作用於各種應用的元件。
第一BEOL結構300可包含電連接至FEOL結構200的多個多層佈線結構及用於使多個多層佈線結構的一部分互相絕緣的第一層間絕緣膜320。第一層間絕緣膜320可形成為覆蓋FEOL結構200。另外，第一BEOL結構300可包含在第一BEOL結構300的底部暴露的第一BEOL襯墊330。第一BEOL襯墊330可將FEOL結構200的元件及多層佈線結構中的對應者電連接。
多個多層佈線結構中的每一者可包含多個佈線層311及各自在相鄰佈線層311之間將多個佈線層311中的鄰近者互連的多個第一接觸插塞312。可使佈線層311中的每一者水平地圖案化。第一接觸插塞312可垂直地形成。
根據實施例，佈線層311及第一接觸插塞312中的每一者可包含金屬層及包圍金屬層的表面的導電阻擋膜（未繪示）。金屬層由Cu、W、Ta、Ti、Co、Mn、Al或其組合製成。導電阻擋膜可由Ta、Ti、TaN、TiN、AlN、WN或其組合製成。以順序方式垂直地堆疊於多層佈線結構中的每一者中的多個佈線層311的數目可在不受特定限制的情況下以不同方式選擇。第一層間絕緣膜320可由氧化矽膜、氮化矽膜、氮氧化矽膜或其組合構成。根據實施例，構成第一層間絕緣膜320的最上部層可為鈍化層。
第二BEOL結構400可安置於基板100之下（亦即，安置於基板100的背表面100B上）。第二BEOL結構400的厚度h2可小於第一BEOL結構300的厚度h1。第二BEOL結構400可包含電連接至基板100及中間連接層500的單層佈線411；與單層佈線411、基板100以及中間連接層500互連的多個第二接觸插塞412；以及覆蓋單層佈線411的上部部分及下部部分的第二層間絕緣層420。可使單層佈線411水平地圖案化。第二接觸插塞412可垂直地形成。
根據實施例，單層佈線411及第二接觸插塞412中的每一者可包含金屬層及包圍金屬層的表面的導電阻擋膜（未繪示）。第二BEOL結構400中的金屬層及導電阻擋膜可包含結合第一BEOL結構300以說明性方式描述的材料。
中間連接層500可安置於第二BEOL結構400之下。
中間連接層500可包含電荷儲存部件510（例如，電荷儲存器）、安置於電荷儲存部件510周圍的金屬柱520以及覆蓋電荷儲存部件510及金屬柱520的側表面的模製材料530。
中間連接層500可具有電容器嵌入於其中的結構。
當在平面中觀察時，電荷儲存部件510可安置於中間連接層500內部。舉例而言，當在平面中觀察時，電荷儲存部件510可安置於積體電路晶片1的中心處。在實施例中，當在平面中觀察時，電荷儲存部件510可具有四邊形形狀。在實施例中，當在平面中觀察時，電荷儲存部件510的一側的長度w1可為約積體電路晶片1（模製材料530或基板100）的一側的長度w2的5%至20%。
電荷儲存部件510可包含電容器功能。亦即，電荷儲存部件510可儲存電荷。在實施例中，電荷儲存部件510可具有約200奈米法拉/平方毫米至400奈米法拉/平方毫米的電荷儲存容量（charge storage capacity）。舉例而言，電荷儲存部件510可包含半導體材料。舉例而言，半導體材料可包含Si。
金屬柱520可安置於電荷儲存部件510周圍。在實施例中，金屬柱520可具有圓柱形形狀。對應地，每一金屬柱520的橫截面可具有環形形狀。
在實施例中，每一金屬柱520的高度可大於電荷儲存部件510的高度。根據實施例，每一金屬柱520可具有較小高度。舉例而言，每一金屬柱520可具有約10微米至20微米的高度。在另一實例中，每一金屬柱520可具有約5微米的高度。
在實施例中，金屬柱520可配置為具有約100微米至120微米的間距（pitch）p1。舉例而言，一個積體電路晶片1可包含約6,000或大於6,000個金屬柱520。
金屬柱520可將第二BEOL結構400與重佈線結構層600電連接。另外，金屬柱520可將基板100與重佈線結構層600電連接。舉例而言，金屬柱520可包含金屬材料。舉例而言，每一金屬柱520可為由銅（Cu）製成的銅（Cu）柱。
中間連接層500可更包含直接安置於電荷儲存部件510上的至少一個連接襯墊540。連接襯墊540可將電荷儲存部件510電連接至第二BEOL結構400。至少一個連接襯墊540可安置於電荷儲存部件510上。在實施例中，連接襯墊540的高度與電荷儲存部件510的高度之和可實質上等於每一金屬柱520的高度。連接襯墊540可包含導電材料（例如，金屬）。
模製材料530可覆蓋金屬柱520、連接襯墊540以及電荷儲存部件510的側表面。根據實施例，模製材料530可進一步覆蓋電荷儲存部件510的上表面的至少一部分（例如，未安置連接襯墊540的區）。舉例而言，模製材料530可包含熱固性樹脂。舉例而言，模製材料530可包含環氧模製化合物（epoxy molding compound；EMC）。
重佈線結構層600可安置於中間連接層500之下。
重佈線結構層600可包含安置於上部側處的第一重佈線襯墊640、安置於下部側處的第二重佈線襯墊630以及各自將第一重佈線襯墊640及第二重佈線襯墊630中的對應者電連接的多個佈線層611。在實施例中，多個佈線層611可包含第一佈線層及第二佈線層。
重佈線結構層600可包含各自垂直地連接安置於不同層處的第一重佈線襯墊640、第二重佈線襯墊630以及佈線層611中的對應者的重佈線通孔612。佈線層611及重佈線通孔612可包含導電材料，諸如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、其合金或類似者。
重佈線結構層600可包含各自覆蓋佈線層611中的對應一者的上部部分及下部部分的第三層間絕緣膜620。第三層間絕緣膜620中的最上部第三層間絕緣膜可為鈍化層。第三層間絕緣膜620可包含以下各者中的所選擇的一者：SiO 2、Si 3N 4、SiON、Ta 2O 5、HfO 2、聚醯亞胺（polyimide；PI）、聚苯并噁唑（polybenzoxazole；PBO）、苯并環丁烯（benzocyclobutene；BCB）或雙馬來亞醯胺三嗪（bismaleimide-triazine；BT）以及感光樹脂。
重佈線結構層600可根據給定設計執行各種功能。舉例而言，重佈線結構層600的多個佈線層611中的每一者可包含接地圖案、電力圖案、信號圖案等。重佈線結構層600的下表面可安置於與積體電路晶片1的下表面實質上相同的層級處。亦即，重佈線結構層600的下表面可與積體電路晶片1的下表面共面。
焊料球700可安置於重佈線結構層600之下。焊料球700中的每一者可電連接至重佈線結構層600的多個佈線層611、重佈線通孔612或第二重佈線襯墊630中的對應一者。在實施例中，焊料球700可分別接觸第二重佈線襯墊630。舉例而言，焊料球700可包含鉻/鉻銅合金/銅（Cr/Cr-Cu/Cu）、鈦鎢合金/銅（Ti-W/Cu）、鋁/鎳/銅（Al/Ni/Cu）或鎳。焊料球700可經由濺鍍、電鍍或無電式鍍敷形成。
根據實施例，可自重佈線結構層600省略第二重佈線襯墊630，且因此，可直接連接重佈線通孔612及焊料球700中的對應者。
圖3至圖7為繪示根據本揭露的實例實施例的用於製造積體電路晶片的方法的截面圖。
參考圖3至圖7，首先，可形成邏輯晶片10（參見S110）。可在基板100的主動表面100A上依序形成FEOL結構200及第一BEOL結構300。
其後，可在基板100之下形成第二BEOL結構400，且可在第二BEOL結構400之下形成電荷儲存部件510及金屬柱520（參見S120）。詳言之，邏輯晶片10可以倒置狀態安置於載體800上。亦即，可使邏輯晶片10倒置，且隨後可將所述邏輯晶片10安置於載體800上，以使得第一BEOL結構300鄰近於載體800安置。隨後，當在圖4中觀察時，第二BEOL結構400可形成於基板100的背表面100B上，且電荷儲存部件510及金屬柱520可形成於第二BEOL結構400上。金屬柱520的形成可以使得金屬柱520形成於扇出型半導體封裝件中的方式來實現。
隨後，可將模製材料530形成為使得模製材料530具有預定高度同時覆蓋電荷儲存部件510及金屬柱520（參見S130）。在此情況下，模製材料530可形成於第二BEOL結構400的整個表面上方，且可完全覆蓋電荷儲存部件510及金屬柱520的側表面及上表面。在圖5中，模製材料530由附圖標號「530a」指示。
其後，可執行研磨製程以便在模製材料530處形成平坦表面以用於形成重佈線結構層600（參見S140）。在此情況下，舉例而言，研磨製程可為化學機械拋光（chemical mechanical polishing；CMP）。可移除模製材料530的一部分以暴露電荷儲存部件510及金屬柱520的部分。根據實施例，電荷儲存部件510及金屬柱520的部分可經由CMP製程移除。
其後，可在模製材料530的平坦表面上形成重佈線結構層600及焊料球700（參見S150）。
在下文中，將描述根據另一實施例的積體電路晶片。在以下描述中，可避免對與圖1及圖2中的組成元件相同的組成元件進行重複描述，且此等組成元件由與圖1及圖2的彼等組成元件相同或類似的附圖標號指示。
圖8為根據本揭露的實例實施例的積體電路晶片的截面圖。
參考圖8，根據此實施例的積體電路晶片1_1與根據圖1的實施例的積體電路晶片1的不同之處在於，自PDN 20_1中的中間連接層500省略了連接襯墊540。
在實施例中，電荷儲存部件510_1可經由晶粒至晶圓（die-to-wafer；D2W）方法形成於第二BEOL結構400之下。亦即，電荷儲存部件510_1可接觸第二BEOL結構400。
在實施例中，電荷儲存部件510_1的高度（厚度）可等於金屬柱520的高度。
圖9為根據本揭露的實例實施例的積體電路晶片的截面圖。
參考圖9，根據此實施例的積體電路晶片1_2與根據圖1的實施例的積體電路晶片1的不同之處在於，自PDN 20_2省略了第二BEOL結構400。
在實施例中，中間連接層500可直接安置於基板100之下。在實施例中，每一金屬柱520可在其一個末端處接觸基板襯墊130中的對應一者，而在其另一末端處接觸重佈線結構層600的第一重佈線襯墊640中的對應一者。
圖10為根據本揭露的實例實施例的積體電路晶片的截面圖。
參考圖10，根據此實施例的積體電路晶片1_3與根據圖9的實施例的積體電路晶片1_2的不同之處在於，PDN 20_3中的中間連接層500_1更包含凸塊550。
在實施例中，中間連接層500_1可更包含安置於電荷儲存部件510上的凸塊550。在一些實施例中，在絕緣膜插入於凸塊550與電荷儲存部件510之間的條件下，凸塊550的一部分可直接安置於連接襯墊上，而凸塊550的另一部分可安置於電荷儲存部件510上。當然，凸塊550不限於上文所描述的條件。在一些其他實施例中，凸塊550的一部分可直接安置於電荷儲存部件510上。電荷儲存部件510可經由晶粒至晶圓（C2W）方法形成在基板100之下。
凸塊550可直接安置於基板100的背表面100B之下。凸塊550可將電荷儲存部件510電連接至基板襯墊130。每一金屬柱520可在其一個末端處接觸基板襯墊130中的對應一者，而在其另一末端處接觸重佈線結構層600的第一重佈線襯墊640中的對應一者。
圖11為根據本揭露的實例實施例的積體電路晶片1-1'的平面圖，其繪示圖2的修改實施例。
參考圖11，根據此實施例的金屬柱520_1與圖2的金屬柱520的不同之處在於，金屬柱520_1具有八角柱形狀。在實施例中，每一金屬柱520_1的橫截面可具有八邊形形狀。
根據本揭露的實例實施例，積體電路晶片可低成本製造，同時確保電源完整性（PI）特性。
雖然已參考隨附圖式描述本揭露的實例實施例，但所屬技術領域中具有通常知識者應理解，可在不脫離本揭露的範疇且不改變本揭露的基本特徵的情況下進行各種修改。因此，上文所描述的實施例應僅以描述性意義考慮，而非用於限制的目的。
1、1_1、1-1'、1_2、1_3:積體電路晶片 10:邏輯晶片 20、20_1、20_2、20_3:配電網 100:基板 100A:主動表面 100B:背表面 110:通道區 111:第一摻雜區 112:第二摻雜區 121:第一鰭型主動區 122:第二鰭型主動區 130:基板襯墊 140:奈米TSV 200:前段製程結構 210:下部絕緣膜 211:介電罩蓋層 220:絕緣罩蓋層 231:源極區 232:汲極區 240:互連件 300:第一後段製程結構 311、611:佈線層 312:第一接觸插塞 320:第一層間絕緣膜 330:第一BEOL襯墊 400:第二BEOL結構 411:單層佈線 412:第二接觸插塞 420:第二層間絕緣層 500、500_1:中間連接層 510、510_1:電荷儲存部件 520、520_1:金屬柱 530、530a:模製材料 540:連接襯墊 550:凸塊 600:重佈線結構層 612:重佈線通孔 620:第三層間絕緣膜 630:第二重佈線襯墊 640:第一重佈線襯墊 700:焊料球 800:載體 h1、h2:厚度 I-I':線 p1:間距 S110、S120、S130、S140、S150:步驟 VIA1:第一通孔 VIA2:第二通孔 w1、w2:長度
圖1為根據本揭露的實例實施例的積體電路晶片的截面圖。 圖2為沿著圖1中的線I-I'截取的圖1的一部分的平面圖。 圖3為繪示根據本揭露的實例實施例的用於製造積體電路晶片的方法的第一截面圖。 圖4為繪示根據本揭露的實例實施例的用於製造積體電路晶片的方法的第二截面圖。 圖5為繪示根據本揭露的實例實施例的用於製造積體電路晶片的方法的第三截面圖。 圖6為繪示根據本揭露的實例實施例的用於製造積體電路晶片的方法的第四截面圖。 圖7為繪示根據本揭露的實例實施例的用於製造積體電路晶片的方法的第五截面圖。 圖8為根據本揭露的實例實施例的積體電路晶片的截面圖。 圖9為根據本揭露的實例實施例的積體電路晶片的截面圖。 圖10為根據本揭露的實例實施例的積體電路晶片的截面圖。 圖11為根據本揭露的實例實施例的積體電路晶片的平面圖，其繪示圖2的修改實施例。
1:積體電路晶片
10:邏輯晶片
20:配電網
100:基板
100A:主動表面
100B:背表面
110:通道區
111:第一摻雜區
112:第二摻雜區
121:第一鰭型主動區
122:第二鰭型主動區
130:基板襯墊
140:奈米TSV
200:前段製程結構
210:下部絕緣膜
211:介電罩蓋層
220:絕緣罩蓋層
231:源極區
232:汲極區
240:互連件
300:第一後段製程結構
311、611:佈線層
312:第一接觸插塞
320:第一層間絕緣膜
330:第一BEOL襯墊
400:第二BEOL結構
411:單層佈線
412:第二接觸插塞
420:第二層間絕緣層
500:中間連接層
510:電荷儲存部件
520:金屬柱
530:模製材料
540:連接襯墊
600:重佈線結構層
612:重佈線通孔
620:第三層間絕緣膜
630:第二重佈線襯墊
640:第一重佈線襯墊
700:焊料球
h1、h2:厚度
I-I':線
VIA1:第一通孔
VIA2:第二通孔

Claims (20)

  1. 一種積體電路晶片，包括： 基板，具有主動表面及與所述主動表面相對的背表面； 前段製程（FEOL）結構，安置於所述基板的所述主動表面上； 第一後段製程（BEOL）結構，安置於所述前段製程結構上； 中間連接層，安置於所述基板的所述背表面之下，所述中間連接層包括電荷儲存器及安置於所述電荷儲存器周圍的金屬柱；以及 重佈線結構層，安置於所述中間連接層之下。
  2. 如請求項1所述的積體電路晶片，其中所述中間連接層更包括覆蓋所述電荷儲存器的表面及所述金屬柱的表面的模製材料。
  3. 如請求項2所述的積體電路晶片，其中所述模製材料包括環氧模製化合物。
  4. 如請求項1所述的積體電路晶片，其中所述電荷儲存器的高度小於所述金屬柱中的每一者的高度。
  5. 如請求項1所述的積體電路晶片，其中： 所述電荷儲存器包括矽（Si）；且 所述金屬柱包括銅（Cu）。
  6. 如請求項1所述的積體電路晶片，其中所述電荷儲存器具有200奈米法拉/平方毫米至400奈米法拉/平方毫米的電荷儲存容量。
  7. 如請求項1所述的積體電路晶片，其中所述金屬柱具有100微米至120微米的間距。
  8. 如請求項1所述的積體電路晶片，其中所述金屬柱中的每一者具有10微米至20微米的高度。
  9. 如請求項1所述的積體電路晶片，其中所述金屬柱中的每一者具有圓柱形形狀。
  10. 如請求項1所述的積體電路晶片，其中所述中間連接層中的所述金屬柱的數目為6,000或大於6,000。
  11. 如請求項1所述的積體電路晶片，其中所述中間連接層更包括直接安置於所述電荷儲存器上的至少一個連接襯墊。
  12. 如請求項1所述的積體電路晶片，更包括： 第二後段製程結構，安置於所述基板與所述中間連接層之間， 其中所述第二後段製程結構的厚度小於所述第一後段製程結構的厚度。
  13. 如請求項12所述的積體電路晶片，其中： 所述第一後段製程結構包括在水平方向上圖案化的多個佈線層；且 所述第二後段製程結構包括在所述水平方向上圖案化的單層佈線。
  14. 如請求項1所述的積體電路晶片，其中： 所述前段製程結構包括鰭式場效電晶體（FinFET）；且 所述鰭式場效電晶體包括： 通道區，在垂直方向上自所述基板延伸，以及 源極區及汲極區，接觸所述通道區的上部部分。
  15. 如請求項1所述的積體電路晶片，其中所述基板與所述中間連接層彼此直接接觸。
  16. 如請求項1所述的積體電路晶片，更包括： 凸塊，安置於所述基板與所述電荷儲存器之間。
  17. 一種積體電路晶片，包括： 邏輯晶片；以及 配電網（PDN），安置於所述邏輯晶片之下， 其中所述邏輯晶片包括： 基板，具有主動表面及與所述主動表面相對的背表面， 前段製程（FEOL）結構，安置於所述基板的所述主動表面上且包括下部絕緣膜，所述下部絕緣膜包括氧化物，所述前段製程結構構成包括鰭式場效電晶體（FinFET）的邏輯單元；以及 第一後段製程（BEOL）結構，安置於所述前段製程結構上，且 其中所述配電網包括： 第二後段製程結構，安置於所述基板之下且具有比所述第一後段製程結構更小的厚度； 中間連接層，安置於所述第二後段製程結構之下，所述中間連接層包括電荷儲存器、安置於所述電荷儲存器周圍的銅（Cu）柱以及覆蓋所述電荷儲存器的側表面及所述銅柱的側表面的模製材料，所述電荷儲存器包括矽； 重佈線結構層，安置於所述中間連接層之下；以及 焊料球，安置於所述重佈線結構層之下。
  18. 一種積體電路晶片，包括： 邏輯晶片，包括基板及位於所述基板的一個表面上的鰭式場效電晶體（FinFET）；以及 配電網（PDN），安置於所述邏輯晶片之下， 其中所述配電網包括： 後段製程（BEOL）結構，安置於所述基板之下； 中間連接層，安置於所述後段製程結構之下，所述中間連接層包括電荷儲存器、安置於所述電荷儲存器周圍的銅（Cu）柱以及覆蓋所述電荷儲存器的側表面及所述銅柱的側表面的模製材料，所述電荷儲存器包括矽；以及 重佈線結構層，安置於所述中間連接層之下。
  19. 如請求項18所述的積體電路晶片，其中當在平面中觀察時，所述電荷儲存器的一側的長度為所述模製材料的一側的長度的5%至20%。
  20. 如請求項18所述的積體電路晶片，其中所述電荷儲存器的高度等於所述銅柱中的每一者的高度。
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