TW202125265A

TW202125265A - 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元

Info

Publication number: TW202125265A
Application number: TW108147177A
Authority: TW
Inventors: 胡昕; 許亮; 張小楊; 王志
Original assignee: 大陸商合肥兆芯電子有限公司
Priority date: 2019-12-23
Filing date: 2019-12-23
Publication date: 2021-07-01
Also published as: TWI784224B

Abstract

本發明提供一種記憶體管理方法，包括：讀取實體單元，並更新所述實體單元的讀取次數；在所述更新的讀取次數不小於讀取次數閥值時掃描所述實體單元；以及根據讀取次數及讀錯位元調整所述讀取次數閥值。藉此，可判斷需要進行掃描的資料單元，以減少不必要的資料掃描。

Description

記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元

本發明是有關於一種記憶體管理技術，且特別是有關於一種記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元。

數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。

在記憶體管理技術中，當主機系統對記憶體儲存裝置中同一資料單元的讀取次數超過一定數量後，可能會導致資料單元中儲存的資料不穩定，因此需要對資料單元進行掃描檢查，以確定資料單元是否需要更新。然而，若狀況良好的資料單元經常被掃描將影響記憶體的效能。或者，狀況不好的資料單元未被及時掃描並將資料搬移，可能會造成資料丟失。因此需要準確的判斷需要進行資料掃描的資料單元。

本發明提供一種記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元，可判斷需要進行資料掃描的資料單元。

本發明的範例實施例提供一種記憶體管理方法，用於記憶體儲存裝置，且所述記憶體管理方法包括：讀取實體單元，並更新所述實體單元的讀取次數；在所述更新的讀取次數不小於讀取次數閥值時掃描所述實體單元；以及根據所述讀取次數及讀錯位元調整所述讀取次數閥值。

在本發明的一範例實施例中，根據所述讀取次數及所述讀錯位元調整所述讀取次數閥值的步驟包括：根據所述實體單元的讀錯位元閥值及最大讀錯位元決定第一讀錯相關因素。

在本發明的一範例實施例中，根據所述讀取次數及所述讀錯位元調整所述讀取次數閥值的步驟包括：根據先前讀取次數閥值、預設讀取次數閥值及所述第一讀錯相關因素決定所述讀取次數閥值。

在本發明的一範例實施例中，所述記憶體管理方法包括：根據所述實體單元的抹除次數決定所述預設讀取次數閥值。

在本發明的一範例實施例中，讀取所述實體單元，並更新所述實體單元的所述讀取次數的步驟更包括：取得所述實體單元的所述讀錯位元。

在本發明的一範例實施例中，在所述更新的讀取次數不小於所述讀取次數閥值閥值時掃描所述實體單元的步驟包括：若所述讀錯位元大於讀錯位元閥值，則將所述實體單元中的資料複製至另一實體單元；以及若所述讀錯位元不大於所述讀錯位元閥值，則記錄所述更新的讀取次數。

在本發明的一範例實施例中，取得所述實體單元的所述讀錯位元的步驟更包括：若所述讀錯位元大於最大讀錯位元，根據所述讀錯位元更新所述最大讀錯位元。

在本發明的一範例實施例中，所述方法更包括：根據所述實體單元的讀錯位元閥值及所述更新的最大讀錯位元決定第二讀錯相關因素；根據先前讀取次數閥值、預設讀取次數閥值及所述第二讀錯相關因素決定更新的讀取次數閥值；以及在所述更新的讀取次數不小於所述更新的讀取次數閥值時掃描所述實體單元。

本發明的範例實施例另提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組以及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述記憶體控制電路單元用以讀取所述實體單元，並更新所述實體單元的讀取次數。所述記憶體控制電路單元更用以在所述更新的讀取次數不小於所述讀取次數閥值時掃描所述實體單元。並且所述記憶體控制電路單元更用以根據所述讀取次數及讀錯位元調整所述讀取次數閥值。

在本發明的一範例實施例中，所述記憶體控制電路單元根據所述讀取次數及所述讀錯位元調整所述讀取次數閥值的操作包括：根據所述實體單元的讀錯位元閥值及最大讀錯位元決定第一讀錯相關因素。

在本發明的一範例實施例中，所述記憶體控制電路單元根據所述讀取次數及所述讀錯位元調整所述讀取次數閥值的操作包括：根據先前讀取次數閥值、預設讀取次數閥值及所述第一讀錯相關因素決定所述讀取次數閥值。

在本發明的一範例實施例中，所述記憶體控制電路單元根據所述實體單元的抹除次數決定所述預設讀取次數閥值。

在本發明的一範例實施例中，所述記憶體控制電路單元讀取所述實體單元，並更新所述實體單元的所述讀取次數的操作包括：取得所述實體單元的所述讀錯位元。

在本發明的一範例實施例中，所述記憶體控制電路單元在所述更新的讀取次數不小於所述讀取次數閥值時掃描所述實體單元的操作包括：若所述讀錯位元大於讀錯位元閥值，則將所述實體單元中的資料複製至另一實體單元；以及若所述讀錯位元不大於所述讀錯位元閥值，則記錄所述更新的讀取次數。

在本發明的一範例實施例中，取得所述實體單元的所述讀錯位元的操作包括：若所述讀錯位元大於最大讀錯位元，根據所述讀錯位元更新所述最大讀錯位元。

在本發明的一範例實施例中，所述記憶體控制電路單元更用以根據所述實體單元的讀錯位元閥值及所述更新的最大讀錯位元決定第二讀錯相關因素，所述記憶體控制電路單元更用以根據先前讀取次數閥值、預設讀取次數閥值及所述第二讀錯相關因素決定更新的讀取次數閥值，並且所述記憶體控制電路單元更用以在所述更新的讀取次數不小於所述更新的讀取次數閥值時掃描所述實體單元。

本發明的另一範例實施例提供一種記憶體控制電路單元，其用於控制包括可複寫式非揮發性記憶體模組的記憶體儲存裝置，且所述記憶體控制電路單元包括主機介面、記憶體介面以及記憶體管理電路。所述主機介面用以耦接至主機系統。所述記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組。所述記憶體管理電路耦接至所述主機介面與所述記憶體介面。所述記憶體控制電路單元用以讀取所述實體單元，並更新所述實體單元的讀取次數。所述記憶體控制電路單元更用以在所述更新的讀取次數不小於所述讀取次數閥值時掃描所述實體單元。並且所述記憶體控制電路單元更用以根據讀所述讀取次數及錯位元調整所述讀取次數閥值。

基於上述，記憶體管理電路可根據實體單元的讀錯位元閥值及最大讀錯位元決定相關讀錯因素。接著，根據先前讀取次數閥值、預設讀取次數閥值及相關讀錯因素決定讀取次數閥值。在計算出讀取次數閥值之後，記憶體管理電路判斷實體單元的讀取次數是否不小於讀取次數閥值。並在讀取次數不小於讀取次數閥值時掃描實體單元。藉此，可有效減少不必要的資料掃描及/或避免未及時掃描實體單元而造成資料丟失的問題。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。

圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。

請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。

在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。

在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。

在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的安全數位(Secure Digital, SD)卡32、小型快閃(Compact Flash, CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。

圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。

連接介面單元402用以將記憶體儲存裝置10耦接至主機系統11。記憶體儲存裝置10可透過連接介面單元402與主機系統11通訊。在本範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。

記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。

可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、三階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、四階記憶胞(Quad Level Cell，QLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存4個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。

可複寫式非揮發性記憶體模組406中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組406中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。

在本範例實施例中，可複寫式非揮發性記憶體模組406的記憶胞可構成多個實體程式化單元，並且此些實體程式化單元可構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞可組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元可至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。

在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元可為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元可包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。

圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504及記憶體介面506。

記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路502的操作時，等同於說明記憶體控制電路單元404的操作。

在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。

在另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路502具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。

此外，在另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或記憶胞群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路502還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。

主機介面504是耦接至記憶體管理電路502。記憶體管理電路502可透過主機介面504與主機系統11通訊。主機介面504可用以接收與識別主機系統11所傳送的指令與資料。例如，主機系統11所傳送的指令與資料可透過主機介面504來傳送至記憶體管理電路502。此外，記憶體管理電路502可透過主機介面504將資料傳送至主機系統11。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。

記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路502要存取可複寫式非揮發性記憶體模組406，記憶體介面506會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收操作等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路502產生並且透過記憶體介面506傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。

在一範例實施例中，記憶體控制電路單元404還包括錯誤檢查與校正電路508、緩衝記憶體510與電源管理電路512。

錯誤檢查與校正電路508是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正操作以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路508會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路508會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。

緩衝記憶體510是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。電源管理電路512是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。

在一範例實施例中，圖4的可複寫式非揮發性記憶體模組406亦稱為快閃(flash)記憶體模組，且記憶體控制電路單元404亦稱為用於控制快閃記憶體模組的快閃記憶體控制器。在一範例實施例中，圖5的記憶體管理電路502亦稱為快閃記憶體管理電路。

圖6是根據本發明的一範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。請參照圖6，記憶體管理電路502可將可複寫式非揮發性記憶體模組406的實體單元610(0)~610(B)邏輯地分組至儲存區601與替換區602。儲存區601中的實體單元610(0)~610(A)是用以儲存資料，而替換區602中的實體單元610(A+1)~610(B)則是用以替換儲存區601中損壞的實體單元。例如，若從某一個實體單元中讀取的資料所包含的錯誤過多而無法被更正時，此實體單元會被視為是損壞的實體單元。須注意的是，若替換區602中沒有可用的實體抹除單元，則記憶體管理電路502可能會將整個記憶體儲存裝置10宣告為寫入保護(write protect)狀態，而無法再寫入資料。

在本範例實施例中，每一個實體單元是指一個實體抹除單元。然而，在另一範例實施例中，一個實體單元亦可以是指一個實體位址、一個實體程式化單元或由多個連續或不連續的實體位址組成。記憶體管理電路502會配置邏輯單元612(0)~612(C)以映射儲存區601中的實體單元610(0)~610(A)。在本範例實施例中，每一個邏輯單元是指一個邏輯位址。然而，在另一範例實施例中，一個邏輯單元也可以是指一個邏輯程式化單元、一個邏輯抹除單元或者由多個連續或不連續的邏輯位址組成。此外，邏輯單元612(0)~612(C)中的每一者可被映射至一或多個實體單元。

記憶體管理電路502可將邏輯單元與實體單元之間的映射關係(亦稱為邏輯-實體位址映射關係)記錄於至少一邏輯-實體位址映射表。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路502可根據此邏輯-實體位址映射表來執行對於記憶體儲存裝置10的資料存取操作。

在本實施例提供的記憶體管理方法中，記憶體管理電路502會分別計算關聯於各實體單元的讀取次數(read count)的讀取次數閥值(read count threshold)。並且記憶體管理電路502根據計算出的讀取次數閥值與該實體單元累積的讀取次數進行比較，以決定是否要掃描該實體單元。

本實施例以掃描一實體抹除單元為例。記憶體管理電路502會根據實體抹除單元的讀取次數及讀錯位元調整讀取次數閥值。具體而言，記憶體管理電路502根據實體抹除單元的第一閥值及最大讀錯位元決定第一讀錯相關因素。第一閥值(即讀錯位元閥值)及最大讀錯位元關聯於讀錯位元。舉例而言，記憶體管理電路502可根據以下方程式(1)來計算第一讀錯相關因素。

(1)

在方程式(1)中，factor_error _bit 代表讀錯相關因素，threshold_error _bit 代表讀錯位元閥值，並且error bit_max 代表最大讀錯位元(max read error bit)。讀錯位元閥值例如是經由一連串實驗事先決定，其可用於判斷實體抹除單元是否需要刷新(refresh)操作。具體來說，刷新操作是將實體抹除單元中的資料複製至另一實體單元，並將原實體抹除單元抹除後釋放到實體單元回收區中。最大讀錯位元是記錄實體抹除單元中最大的讀錯位元。

接著，記憶體管理電路502會根據第二閥值(即，先前讀取次數閥值)、第三閥值(即，預設讀取次數閥值)及第一讀錯相關因素決定第四閥值(即，讀取次數閥值)。第二閥值及第三閥值關聯於該實體單元的讀取次數。舉例而言，記憶體管理電路502可根據以下方程式(2)來計算讀取次數閥值。

(2)

在方程式(2)中，threshold_next 代表讀取次數閥值，threshold_pre 代表先前讀取次數閥值，threshold_normal 代表預設讀取次數閥值，並且factor_error _bit 代表讀錯相關因素。具體而言，先前讀取次數閥值是前一次記憶體管理電路502掃描該實體抹除單元時，用於判斷是否要進行掃描的讀取次數閥值。而預設讀取次數閥值例如是記憶體管理電路502根據該實體抹除單元的抹除次數(erase count)決定。當抹除次數越高，實體抹除單元會有整體空間變小或是壞掉的風險，因此抹除次數與預設讀取次數閥值呈負相關。亦即，實體抹除單元的抹除次數越多，則預設讀取次數閥值越低。換句話說，讀取次數閥值可以根據實體抹除單元的抹除次數而重新計算決定。在一範例實施例中，各抹除次數與預設讀取次數閥值的對應關係可以例如是儲存在查找表中，並且記憶體管理電路502可以將抹除次數輸入至此查找表並將此查找表的輸出作為對應於抹除次數的預設讀取次數閥值。抹除次數與預設讀取次數閥值的對應關係例如下表1所示，其中對於不同的記憶體，抹除次數與預設讀取次數閥值之間的關係亦可能有所不同。對於單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組，預設讀取次數閥值會隨著抹除次數增加而減少。另一方面多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組，預設讀取次數閥值會隨著抹除次數的增加而先增加然後減少。

表1

	抹除次數	預設讀取次數閥值
FULL SLC Erase Count Group	00-50	5.0M
51-4000	5.0M
4001-10000	3.2M
10001-20000	2.5M
20001-	600k
FULL TLC Erase Count Group	0-50	1.0M
51-150	2.5M
151-500	1.9M
501-1000	1.4M
1001-	500k
Open SLC Erase Count Group	00-50	3.0M
51-4000	3.0M
4001-10000	2.1M
10001-20000	1.6M
20001-	400k
Open TLC Erase Count Group	0-50	500k
51-150	1.4M
151-500	1.1M
501-1000	800k
1001-	250k

在其他實施例中，各抹除次數與預設讀取次數閥值的對應關係也可以利用方程式計算而得，本發明不在此限制。

在一範例實施例中，方程式(1)及(2)亦可以被調整，例如加入其他變數或調整至少部分邏輯運算元素，以符合實務需求，只要可計算出關於讀取次數閥值與實體抹除單元的最大讀錯位元呈負相關即可。

當接收來自主機系統11的讀取指令時，記憶體管理電路502會發送讀取指令序列以指示可複寫式非揮發性記憶體模組406從此些記憶胞讀取資料。記憶體管理電路502會根據讀取指令讀取實體程式化單元(又稱實體頁)，並更新實體抹除單元的讀取次數。具體而言，在記憶體管理電路502每次讀取實體程式化單元時，將持續累計實體抹除單元的讀取次數並更新讀取次數。記憶體管理電路502判斷更新的讀取次數是否不小於讀取次數閥值，並在更新的讀取次數不小於讀取次數閥值時掃描該實體抹除單元。若更新的讀取次數小於讀取次數閥值，記憶體管理電路502繼續接收來自主機系統11的讀取指令，並且繼續累計實體抹除單元的讀取次數直到大於或等於讀取次數閥值。

藉由綜合考慮抹除次數、讀錯位元等因素對讀取次數閥值的影響，本實施例提供的記憶體管理方法可以準確的判斷是否需要進行掃描實體抹除單元。

在本實施例提供的記憶體管理方法中，記憶體管理電路502還可以在掃描實體抹除單元後根據其他條件判斷對實體抹除單元進行的操作。具體來說，掃描實體抹除單元可以例如讀取該實體抹除單元的全部實體程式化單元或部分實體程式化單元(例如僅讀取奇數頁或偶數頁、隔固定頁如三頁或五頁讀取實體程式化單元)，而記憶體管理電路502在如上所述的讀取實體抹除單元的實體程式化單元時，即可取得各實體程式化單元的讀錯位元(read error bit)。記憶體管理電路502判斷更新的讀錯位元是否大於第一閥值(即，讀錯位元閥值)。若記憶體管理電路502判斷讀錯位元大於讀錯位元閥值，則刷新上述實體抹除單元。在刷新操作中，記憶體管理電路502將上述實體抹除單元中的資料複製至另一實體抹除單元，並將上述實體抹除單元抹除後釋放到實體抹除單元回收區中。若記憶體管理電路502判斷讀錯位元不大於讀錯位元閥值，則記錄更新的讀取次數，並且可回到步驟S803，記憶體管理電路502繼續接收來自主機系統11的讀取指令，並且在讀取實體抹除單元時更新讀錯位元。

在本實施例提供的記憶體管理方法中，記憶體管理電路502會根據不同條件重新計算讀取次數閥值。例如，根據實體單元的讀錯位元更新最大讀錯位元。具體而言，記憶體管理電路502會判斷讀錯位元是否大於最大讀錯位元。若記憶體管理電路502判斷所讀取的實體程式化單元的讀錯位元大於最大讀錯位元，則根據讀錯位元更新最大讀錯位元。若判斷所讀取的實體程式化單元的讀錯位元不大於最大讀錯位元，記憶體管理電路502繼續接收來自主機系統11的讀取指令，並且在讀取實體單元時更新讀錯位元。

在本範例實施例中，記憶體管理電路502在更新最大讀錯位元後重新計算讀取次數閥值。具體而言，記憶體管理電路502會根據實體單元的讀錯位元閥值及更新的最大讀錯位元決定第二讀錯相關因素。接著，根據先前讀取次數閥值、預設讀取次數閥值及第二讀錯相關因素決定第五閥值(即，更新的讀取次數閥值)。並且在更新的讀取次數不小於更新的讀取次數閥值時掃描實體單元。

圖7是根據本發明的一範例實施例所繪示的記憶體管理方法的流程圖。請參照圖7，在步驟S701中，根據實體單元的第一閥值及最大讀錯位元決定第一相關因素。在步驟S702中，根據第二閥值、第三閥值及第一相關因素決定第四閥值。在步驟S703中，讀取指令讀取實體單元，並更新實體單元的讀取次數。在步驟S704中，判斷更新的讀取次數是否不小於第四閥值，並在更新的讀取次數不小於第四閥值(步驟S704，判斷為是)時掃描該實體單元(步驟S705)。若更新的讀取次數小於第四閥值(步驟S704，判斷為否)，可回到步驟S703。

圖8是根據本發明的一範例實施例所繪示的記憶體管理方法的流程圖。請參照圖8，步驟S801~S805的具體內容可參考前述步驟S701~S705，各步驟已詳細說明如上，在此便不再贅述。需說明的是，在步驟S803中，讀取實體單元時，除了更新實體單元的讀取次數之外，還取得實體單元的讀錯位元。在步驟S806中，判斷更新的讀錯位元是否大於第一閥值(即讀錯閥值)。若判斷讀錯位元大於第一閥值(步驟S806，判斷為是)，則刷新該實體單元(步驟S807)。若判斷讀錯位元不大於第一閥值(步驟S806，判斷為否)，則記錄更新的讀取次數(步驟S808)，並且可回到步驟S803。在步驟S809中，判斷讀錯位元是否大於最大讀錯位元。若判斷實體單元的讀錯位元大於最大讀錯位元(步驟S809，判斷為是)，則根據讀錯位元更新最大讀錯位元(步驟S810)。若判斷實體單元的讀錯位元不大於最大讀錯位元(步驟S809，判斷為否)，可回到步驟S803。

值得注意的是，圖7至及圖8中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，在上述各實施例中，記憶體管理電路502例如是將各閥值、讀取次數、(最大)讀錯位元、計算結果等資料記錄儲存於可複寫式非揮發性記憶體模組406的特定區域中。

綜上所述，本發明提供的記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元綜合考慮了抹除次數、讀錯位元對讀取次數閥值的影響。並且可根據各實體單元的最大讀錯位元動態計算各實體單元的讀取次數閥值，以準確判斷實體單元是否需要進行資料掃描。藉此，可有效減少不必要的資料掃描及/或避免未及時掃描實體單元而造成資料丟失的問題，提升記憶體的效能。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10、30:記憶體儲存裝置 11、31:主機系統 110:系統匯流排 111:處理器 112:隨機存取記憶體 113:唯讀記憶體 114:資料傳輸介面 12:輸入/輸出(I/O)裝置 20:主機板 201:隨身碟 202:記憶卡 203:固態硬碟 204:無線記憶體儲存裝置 205:全球定位系統模組 206:網路介面卡 207:無線傳輸裝置 208:鍵盤 209:螢幕 210:喇叭 32:SD卡 33:CF卡 34:嵌入式儲存裝置 341:嵌入式多媒體卡 342:嵌入式多晶片封裝儲存裝置 402:連接介面單元 404:記憶體控制電路單元 406:可複寫式非揮發性記憶體模組 502:記憶體管理電路 504:主機介面 506:記憶體介面 508:錯誤檢查與校正電路 510:緩衝記憶體 512:電源管理電路 601:儲存區 602:替換區 610(0)~610(B):實體單元 612(0)~612(C):邏輯單元 S701~S705、S801~S810:步驟

圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。圖6是根據本發明的一範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。圖7是根據本發明的一範例實施例所繪示的記憶體管理方法的流程圖。圖8是根據本發明的一範例實施例所繪示的記憶體管理方法的流程圖。

S701~S705:步驟

Claims

一種記憶體管理方法，用於一記憶體儲存裝置，且該記憶體管理方法包括：讀取一實體單元，並更新該實體單元的讀取次數；在該更新的讀取次數不小於一讀取次數閥值時掃描該實體單元；以及根據該讀取次數及讀錯位元調整該讀取次數閥值。
如申請專利範圍第1項所述的記憶體管理方法，其中根據該讀取次數及該讀錯位元調整該讀取次數閥值的步驟包括：根據該實體單元的一讀錯位元閥值及一最大讀錯位元決定一第一讀錯相關因素。
如申請專利範圍第2項所述的記憶體管理方法，其中根據該讀取次數及該讀錯位元調整該讀取次數閥值的步驟包括：根據一先前讀取次數閥值、一預設讀取次數閥值及該第一讀錯相關因素決定該讀取次數閥值。
如申請專利範圍第3項所述的記憶體管理方法，其中該記憶體管理方法包括：根據該實體單元的抹除次數決定該預設讀取次數閥值。
如申請專利範圍第1項所述的記憶體管理方法，其中讀取該實體單元，並更新該實體單元的該讀取次數的步驟更包括：取得該實體單元的該讀錯位元。
如申請專利範圍第5項所述的記憶體管理方法，其中在該更新的讀取次數不小於該讀取次數閥值時掃描該實體單元的步驟包括：若該讀錯位元大於一讀錯位元閥值，則將該實體單元中的資料複製至另一實體單元；以及若該讀錯位元不大於該讀錯位元閥值，則記錄該更新的讀取次數。
如申請專利範圍第5項所述的記憶體管理方法，其中取得該實體單元的該讀錯位元的步驟更包括：若該讀錯位元大於一最大讀錯位元，根據該讀錯位元更新該最大讀錯位元。
如申請專利範圍第7項所述的記憶體管理方法，其中該方法更包括：根據該實體單元的一讀錯位元閥值及該更新的最大讀錯位元決定一第二讀錯相關因素；根據一先前讀取次數閥值、一預設讀取次數閥值及該第二讀錯相關因素決定一更新的讀取次數閥值；以及在該更新的讀取次數不小於該更新的讀取次數閥值時掃描該實體單元。
一種記憶體儲存裝置，包括：一連接介面單元，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組；以及一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，其中該記憶體控制電路單元用以讀取該實體單元，並更新該實體單元的讀取次數，該記憶體控制電路單元更用以在該更新的讀取次數不小於一讀取次數閥值時掃描該實體單元，並且該記憶體控制電路單元更用以根據該讀取次數及讀錯位元調整該讀取次數閥值。
如申請專利範圍第9項所述的記憶體儲存裝置，其中該記憶體控制電路單元根據該讀取次數及該讀錯位元調整該讀取次數閥值的操作包括：根據該實體單元的一讀錯位元閥值及一最大讀錯位元決定一第一讀錯相關因素。
如申請專利範圍第10項所述的記憶體儲存裝置，其中該記憶體控制電路單元根據該讀取次數及該讀錯位元調整該讀取次數閥值的操作包括：根據一先前讀取次數閥值、一預設讀取次數閥值及該第一讀錯相關因素決定該讀取次數閥值。
如申請專利範圍第11項所述的記憶體儲存裝置，其中該記憶體控制電路單元根據該實體單元的抹除次數決定該預設讀取次數閥值。
如申請專利範圍第9項所述的記憶體儲存裝置，其中該記憶體控制電路單元讀取該實體單元，並更新該實體單元的該讀取次數的操作包括：取得該實體單元的該讀錯位元。
如申請專利範圍第13項所述的記憶體儲存裝置，其中該記憶體控制電路單元在該更新的讀取次數不小於該讀取次數閥值時掃描該實體單元的操作包括：若該讀錯位元大於一讀錯位元閥值，則將該實體單元中的資料複製至另一實體單元；以及若該讀錯位元不大於該讀錯位元閥值，則記錄該更新的讀取次數。
如申請專利範圍第13所述的記憶體儲存裝置，其中取得該實體單元的該讀錯位元的操作包括：若該讀錯位元大於一最大讀錯位元，根據該讀錯位元更新該最大讀錯位元。
如申請專利範圍第15所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以根據該實體單元的一讀錯位元閥值及該更新的最大讀錯位元決定一第二讀錯相關因素，該記憶體控制電路單元更用以根據一先前讀取次數閥值、一預設讀取次數閥值及該第二讀錯相關因素決定一更新的讀取次數閥值，並且該記憶體控制電路單元更用以在該更新的讀取次數不小於該更新的讀取次數閥值時掃描該實體單元。
一種記憶體控制電路單元，用於控制包括一可複寫式非揮發性記憶體模組的一記憶體儲存裝置，且該記憶體控制電路單元包括：一主機介面，用以耦接至一主機系統；一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組；以及一記憶體管理電路，耦接至該主機介面與該記憶體介面，其中該記憶體控制電路單元用以讀取該實體單元，並更新該實體單元的讀取次數，該記憶體控制電路單元更用以在該更新的讀取次數不小於一讀取次數閥值時掃描該實體單元，並且該記憶體控制電路單元更用以根據該讀取次數及讀錯位元調整該讀取次數閥值。
如申請專利範圍第17項所述的記憶體控制電路單元，其中該記憶體控制電路單元根據該讀取次數及該讀錯位元調整該讀取次數閥值的操作包括：根據該實體單元的一讀錯位元閥值及一最大讀錯位元決定一第一讀錯相關因素。
如申請專利範圍第18項所述的記憶體控制電路單元，其中該記憶體控制電路單元根據該讀取次數及該讀錯位元調整該讀取次數閥值的操作包括：根據一先前讀取次數閥值、一預設讀取次數閥值及該第一讀錯相關因素決定該讀取次數閥值。
如申請專利範圍第19項所述的記憶體控制電路單元，其中該記憶體控制電路單元根據該實體單元的抹除次數決定該預設讀取次數閥值。
如申請專利範圍第17項所述的記憶體控制電路單元，其中該記憶體控制電路單元讀取該實體單元，並更新該實體單元的該讀取次數的操作包括：取得該實體單元的該讀錯位元。
如申請專利範圍第21項所述的記憶體控制電路單元，其中該記憶體控制電路單元在該更新的讀取次數不小於該讀取次數閥值時掃描該實體單元的操作包括：若該讀錯位元大於一讀錯位元閥值，則將該實體單元中的資料複製至另一實體單元；以及若該讀錯位元不大於該讀錯位元閥值，則記錄該更新的讀取次數。
如申請專利範圍第21所述的記憶體控制電路單元，其中取得該實體單元的該讀錯位元的操作包括：若該讀錯位元大於一最大讀錯位元，根據該讀錯位元更新該最大讀錯位元。
如申請專利範圍第23所述的記憶體控制電路單元，其中該記憶體控制電路單元更用以根據該實體單元的一讀錯位元閥值及該更新的最大讀錯位元決定一第二讀錯相關因素，該記憶體控制電路單元更用以根據一先前讀取次數閥值、一預設讀取次數閥值及該第二讀錯相關因素決定一更新的讀取次數閥值，並且該記憶體控制電路單元更用以在該更新的讀取次數不小於該更新的讀取次數閥值時掃描該實體單元。