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TW201946242A - 改善面積及性能之電阻及其它裝置之共同設置 - Google Patents

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TW201946242A
TW201946242A TW108107131A TW108107131A TW201946242A TW 201946242 A TW201946242 A TW 201946242A TW 108107131 A TW108107131 A TW 108107131A TW 108107131 A TW108107131 A TW 108107131A TW 201946242 A TW201946242 A TW 201946242A
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resistor
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metal
flat surface
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TW108107131A
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婷婷 衛
艾爾文 冷 孫 洛克
雅各布 史科尼德
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美商高通公司
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Abstract

本發明揭示用以改善面積及性能的電阻及其他裝置之共同設置。在一個實施方案中，一半導體電路包括駐存於一後段製程(BEOL)電阻層上之一電阻、將該BEOL電阻層耦接至該BEOL電阻層下方之一或多個金屬層之複數個層間金屬通孔及駐存於該一或多個金屬層下方之一矽基板上之一二極體，其中該二極體之一平坦表面與該電阻之一平坦表面至少部分地彼此重疊，且該二極體與該電阻經由該複數個層間金屬通孔彼此耦接。

Description

改善面積及性能之電阻及其它裝置之共同設置
本發明之態樣總體上係關於半導體電路佈局，且更特定言之，係關於減小佈局面積及改善電路性能的電阻及其他裝置之共同設置。
半導體晶粒可包括多個半導體裝置(例如，電晶體)。半導體裝置可藉由一或多個金屬層互連以形成積體電路。隨著裝置之尺寸按比例縮減，晶粒上之佈線及設置擁塞增大，使得在保持佈局儘可能緊湊的同時將裝置佈線及置放於晶粒上更加困難。
以下呈現一或多個實施方案之簡化概述以便提供對此等實施方案之基本理解。此概述並非為所有涵蓋之實施方案的廣泛綜述，且不意欲識別所有實施方案之關鍵或重要要素，亦不意欲劃定任何或所有實施方案之範疇。此概述之唯一目的在於以簡化形式呈現一或多個實施方案之一些概念以作為隨後呈現之更詳細描述的序言。
在一個實施方案中，半導體電路包括駐存在後段製程(BEOL)電阻層上的電阻、將BEOL電阻層耦接至BEOL電阻層下方之一或多個金屬層的複數個多層金屬線及層間金屬通孔及駐存在一或多個金屬層下方之矽基板上的二極體，其中二極體之平坦表面與電阻之平坦表面至少部分地彼此重疊，且二極體與電阻經由複數個多層金屬線及層間金屬通孔彼此耦接。
在一些實施方案中，二極體經組態為靜電放電(ESD)保護結構之部分。進一步，ESD保護結構可併入傳輸器之輸出驅動器中。在一替代實施方案中，電阻及二極體經組態為帶隙參考電路之部分。
在一些實施方案中，半導體電路包括駐存於後段製程(BEOL)電阻層上之電阻及在BEOL電阻層下方之電容器，其中電阻及電容器以實體堆疊的方式配置。電容器可包括兩組指狀物或兩個板片，該等指狀物或板片中之第一者駐存於第一金屬層上且該等指狀物或板片中之第二者駐存於第二金屬層上。第一及第二金屬層兩者均定位於BEOL電阻層與矽基板之間。半導體電路可進一步包括佈線以將電阻耦接至電容器，其中佈線之至少一部分在大體上垂直於矽基板之平坦表面的方向上延伸。在一些實施方案中，電阻與電容器在低壓差調節器(LDO)之輸出端與接地之間彼此串聯連接。
在一些實施方案中，輸入/輸出(I/O)包括具有駐存於後段製程(BEOL)電阻層上之電阻的輸出驅動器，及具有駐存於BEOL電阻層下方之矽基板上之二極體的靜電放電(ESD)保護電路，其中電阻與二極體以實體堆疊方式配置。I/O可進一步包括佈線以將電阻耦接至二極體，其中佈線之至少一部分在大體上垂直於矽基板之平坦表面的方向上延伸。
為實現前述及相關之目的，一或多個實施方案包括在下文中充分描述且特別地在申請專利範圍中所指出之特徵。以下描述及隨附圖式詳細闡述一或多個實施方案之某些說明性態樣。然而，此等態樣僅指示可供各種實施方案之原理採用的各種方式中之幾種，且描述實施方案意欲包括所有此等態樣及其等效物。
優先權主張
本專利申請案主張2018年3月28日申請之標題為「Co-placement of resistor and other devices to improve area and performance」的臨時申請案第62/649,110號及2018年5月30日申請之標題為「CO-PLACEMENT OF RESISTOR AND OTHER DEVICES TO IMPROVE AREA & PERFORMANCE」的非臨時申請案第15/992,473號的優先權，且該等申請案讓與其受讓人並以引用之方式明確地併入本文中。
下文結合隨附圖式所闡述之詳細描述意欲作為對各種組態之描述，且不意欲表示本文中所描述之概念可實踐於其中的唯一組態。詳細描述包括特定細節以提供對各種概念之透徹理解。然而，熟習此項技術者將顯而易見的是可在無此等具體細節之情況下實踐此等概念。在一些情況下，熟知結構及組件係以方塊圖形式展示，以避免混淆此類概念。
自鑄造28 nm互補金屬氧化物半導體(CMOS)節點開始，高K閘極電介質及金屬閘極(HKMG)取代氮氧化物/多晶矽閘極堆疊系統，以允許持續的閘極電介質電容(Cox)縮放而不會招致嚴重的閘極穿隧洩漏電流損失及多晶矽閘極電荷耗盡導致的Cox減小。若成立，則HKMG積體使得對非矽化多晶矽精密電阻之持續支持極其困難。精密非矽化多晶矽電阻之替代物為薄膜中段製程(MOL)精密電阻，其包括嵌入在閘極上方但在互連堆疊(金屬-1及以上)下方的耐火金屬化合物，諸如氮化鈦。由於在每個新節點中需要較小之特徵大小，藉由MOL電阻引入的形貌已侵蝕至關鍵的低層級後段製程(BEOL)微影之聚焦深度界限，例如，典型地金屬-1至金屬-3。自5 nm開始，一些領先的鑄造廠已經將MOL電阻模組移動至關鍵的BEOL模組上方，從而將新的BEOL電阻定位於兩個BEOL金屬層之間，例如，金屬-3與金屬-4之間，此是因為金屬-4微影模組不對聚焦深度限制敏感。BEOL電阻之較高設置允許電晶體或其他裝置有機會設置於BEOL電阻下方。
在一些實施方案中，諸如二極體、二極體連接之PNP雙極接面電晶體(BJT)及電容器的某些裝置可策略性地置放於BEOL電阻下方。二極體及電阻典型地佔據大量面積，因此可藉由在相同之面積上將此等兩種元件以堆疊(或大體上彼此重疊)之方式置放來達成節省大量面積，尤其在其中靜電放電(ESD)保護二極體可機會性地置放在BEOL電阻下的有線傳輸器驅動器(例如，雙資料速率(DDR)、串列器解串器(SerDes)等)中。不同於邏輯及某些記憶體裝置(例如，靜態隨機存取記憶體(SRAM)裝置)，BEOL電阻及二極體獨自未從節點至節點縮放受益很多；電阻縮放需要將電阻層薄化，其會以其他方式為電阻值引入不可接受之變化。因此，藉由將BEOL電阻及二極體堆疊在同一面積上，可獲得更加緊湊的設計之佈局規劃。不同於典型習知設計，二極體及BEOL電阻之此類實體堆疊亦使得可在其之間較短佈線，此是因為二極體及BEOL電阻實體上靠得更近且連接二極體及BEOL電阻的佈線不必繞過保護環。較短佈線進一步提供較低插腳電容或輸入/輸出(I/O)電容之益處，從而減少操作功率以及信號反射(亦即，信號損耗)，其為有線傳輸器獲得較高速度之關鍵挑戰。
此外，二極體及BEOL電阻實體堆疊特別有利於在I/O中通常需要之靜電放電(ESD)電路。ESD二極體通常不消耗任何有效電流而僅穿過反向偏置洩漏電流，因此ESD二極體之自發熱係不明顯的。由此，ESD二極體對重疊其上之BEOL電阻造成的可靠性影響較小。ESD二極體通常需要自ESD二極體至凸塊之極低電阻金屬連接。由於電阻通常僅在端部處使用堆疊通孔連接，所以甚少金屬資源用於電阻連接而大部分金屬資源仍可用於ESD二極體至凸塊之金屬連接。圍繞BEOL電阻之用於ESD二極體至凸塊連接的金屬化物亦可充當散熱器，以將熱量自BEOL電阻耗散掉。下面將詳細論述一些實例，以進一步說明其概念及優點。
圖1為習知半導體晶粒100之截面圖。半導體晶粒100包括矽基板110，例如電晶體、二極體等的半導體裝置可建構於其上。矽基板110通常以矽晶圓之形式提供。半導體晶粒100可進一步包括矽基板110上之金屬接觸層MD 120、矽基板110上之閘極接觸層MG 121、MG 121之頂部上的第二閘極接觸層MP 123、MD 120及MP 123上方之中段製程(MOL)金屬層125、通孔127 (例如VD、VG)、金屬0 (M0)層130、通孔0 (V0) 135、金屬1 (M1)層140、通孔1 (V1) 145、金屬2 (M2)層150、通孔2 (V2) 155、金屬3 (M3)層160、通孔3 (V3) 165以及金屬4 (M4)層170及通孔4 (V4) 175。金屬層130、140、150、160、170及通孔135、145、155、165、175按上述次序配置於通孔127之頂部上。
一般而言，接觸層120、121、123、MOL 125、金屬層130、140、150、160、170及通孔127、135、145、155、165、175以類似次序沈積及蝕刻，從接觸MD 120、MG 121、MP 123、MOL 125開始，以此類推。應注意，MOL 125在半導體晶粒100之構造過程中沈積得相對較早。建構於MOL 125上之一個典型組件為電阻(亦稱為MOL電阻)。由於MOL 125相對靠近矽基板110且在MOL 125與矽基板110之間不存在金屬層及/或通孔，所以裝置不可建構於MOL 125之下。按此，包括MOL電阻及其他半導體裝置(例如，二極體)之電路需要彼此側向(例如，並列)佈置於矽晶圓上之MOL電阻及其他半導體裝置。由於電路具有MOL電阻陣列，所以需要相當大面積之矽晶圓。為了更好地說明所強加之矽面積要求，以下詳細地論述例示性電路。
圖3A展示具有靜電放電(ESD)保護電路的傳輸器的輸出驅動器之一個實例。輸出驅動器300可併入至傳輸器中以將輸出信號驅動至輸入/輸出(I/O)襯墊305上。圖3A中之輸出驅動器300包括電阻320。電阻320耦接至I/O襯墊305及複數個二極體310以用於ESD保護。圖3B中展示輸出驅動器300之例示性佈局。
圖3B展示ESD電路300之佈局330之俯視圖。在佈局330中，存在三個(3)二極體310之陣列及兩個(2) MOL電阻陣列320A。一個MOL電阻陣列320A位於二極體陣列310之左側上，且另一MOL電阻陣列320A位於二極體陣列310之右側上。如上所解釋，裝置不可使用習知製程建構於MOL電阻320A下方，因此，二極體陣列310及MOL電阻陣列320A並排佈置，此佔用大量矽面積。
在較先進的製程中，電阻可建構於在製造製程中較晚沈積之兩個金屬層之間。此等金屬層通常稱作後段製程(BEOL)金屬層。圖2展示具有BEOL金屬層的半導體晶粒200之一個實施方案之截面圖。半導體晶粒200包括矽基板210，例如二極體215、電晶體等的半導體裝置可建構於該矽基板上。矽基板210通常以矽晶圓之形式提供。半導體晶粒200可進一步包括矽基板210上之金屬接觸層MD 220、矽基板210上之閘極接觸層MG 211、MG 211之頂部上的第二閘極接觸層MP 223、通孔227 (例如，擴散通孔VD、閘極通孔VG)、金屬0 (M0)層230、通孔0 (V0)235、金屬1 (M1)層240、通孔1 (V1) 245、金屬2 (M2)層250、通孔2 (V2) 255、金屬3 (M3)層260、通孔3 (V3) 265以及金屬4 (M4)層270及通孔4 (V4) 275。金屬層230、240、250、260、270在後段製程過程期間經沈積，且因此，亦稱作BEOL金屬層。應注意，V0 235、V1 245、V2 255、V3 265及V4 275中之每一者將一個金屬層耦接至另一金屬層，且因此相對於其它類型之通孔，亦可稱作層間金屬通孔。具體而言，在一個實施方案中，V0 235將M0 230之頂部平坦表面耦接至M1 240之底部平坦表面；V1 245將M1 240之頂部平坦表面耦接至M2 250之底部平坦表面；V2 255將M2之頂部平坦表面耦接至M3 260之底部平坦表面；V3 265將M3 260之頂部平坦表面耦接至M4 270之底部平坦表面。半導體晶粒200進一步包括BEOL電阻層 263，電阻建構於該電阻層上。BEOL電阻層263定位於兩個BEOL層(諸如當前實例中之M3 260與M4 270)之間且大體上平行於BEOL金屬層(例如，M4、M3、M2、M1及M0)。BEOL電阻層263可包含諸如氮化鈦(TiN)之耐火金屬化合物。BEOL電阻層263及形成於其上之電阻可藉由通孔267耦接至M4 270，該通孔自BEOL電阻層263之頂部平坦表面延伸至M4 270之底部平坦表面。如上文所描述，M4 270可直接地或間接地經由V3 265、V2 255、V1 245及V0 235耦接至下方之其他金屬層。應注意，在半導體晶粒200中不存在MOL層。按此，構造於半導體晶粒200中之電路中的至少一些電阻形成於BEOL電阻層263中，且此等電阻可稱作BEOL電阻。
如圖2中所示，BEOL電阻層263下方存在多個金屬層(例如，M3 260、M2 250、M1 240及M0 230)及層間金屬通孔(例如，V2 255、V1 245、V0 235)。應理解，其他實施方案可包括位於BEOL電阻層263下方之較少金屬層及較少通孔。有可能經由BEOL層265下方之通孔及金屬層自BEOL電阻層263至VD 227及接觸層220及223形成佈線280，使得形成於BEOL電阻層263上之電阻可電連接至駐存於矽基板210上之其他組件，諸如二極體215。如圖2中所示，佈線280可穿過各種金屬層及層間金屬通孔以耦接至矽基板210及駐存於矽基板上之組件(例如，二極體215)。在一些實施方案中，佈線280包括多層金屬線(例如，形成於M4 270、M3 260、M2 250、M1 240及/或M0 230上之電線)及層間金屬通孔(例如，V3 265、V2 255、V1 245及/或V0 235)。如圖2中所示，佈線280之至少一部分在大體上垂直於矽基板210之平坦表面的方向上延伸。自半導體晶粒200上方觀察，駐存於矽基板210上之裝置可完全或至少部分地與BEOL電阻重疊。換句話說，BEOL電阻及與BEOL電阻電連接之組件或裝置可以實體堆疊之方式配置。因此，BEOL電阻及連接至其上之組件在單矽晶圓上形成三維實體堆疊結構。因為電阻陣列之大小通常非常大，所以將其他裝置置放於電阻陣列下方可節省相當大面積。此外，此實體堆疊配置不需要使用多個晶圓及/或插入件；且因此，與使用兩個或更多個矽晶圓及插入件之一些習知設計相比，圖2中所示之配置較為廉價。為進一步說明達成的面積節省，考察圖3A中之例示性輸出驅動器300。圖3C中展示用於支持將電阻構造於BEOL電阻層上之製程的輸出驅動器300之佈局之一個實施方案。
圖3C展示用於支持將電阻構造於BEOL層上之製程的圖3A中的輸出驅動器300的佈局之一個實施方案。佈局350包括三個(3)二極體陣列310及兩個(2) BEOL電阻陣列320B。BEOL電阻陣列320B中之一者大體上與左側上的二極體陣列310中之一者重疊，而BEOL電阻陣列320B中之另一者大體上與右側上的二極體陣列310中之一者重疊，由此單片地形成三維ESD結構。應注意，整個ESD結構形成於單晶圓上。不存在堆疊多個晶圓且不需要插入件來建構ESD結構。與用於不支持將電阻製造於BEOL層上之製程的佈局(諸如圖3B中所示之佈局330)對比，由佈局350佔據之面積明顯小於由佈局330佔據之面積。在一些實施方案中，節省之面積可約為8 μm2 。對於併有ESD電路300之輸出驅動器，每位元上節省之面積可總計為雙資料速率實體介面(DDR PHY)之16倍(X16)。此外，由於BEOL電阻陣列320與二極體陣列310可重疊，所以併有ESD佈局350之驅動器之一些實施方案可經組態為大體上矽上之方形，由此提供豎直或水平I/O襯墊之互操作性。佈局350之另一優點為BEOL電阻320B與二極體310之間的佈線較短。具體而言，佈線可自BEOL電阻層(例如，圖2中之BEOL電阻層263)穿過層間金屬通孔(例如，圖2中之V3 265、V2 255、V1 245、V0 235)及金屬層(例如，圖2中之M4 270、M3 260、M2 250、M1 240、M0 230)至接觸層(例如，圖2中之MD 220、MP 223及MG 221)，以耦接至矽基板(例如，圖2中之矽基板210)上之二極體310。佈局350中之佈線不是在大體上平行於矽基板之平坦表面的方向上延伸，而是可藉由在大體上垂直於矽基板之平坦表面的方向上延伸穿過各種通孔及金屬層來採取較短路徑。此外，不同於圖3B中之佈局330中的佈線，佈局350中之佈線不必繞過二極體310周圍之保護環(未圖示)。除輸出驅動器之外，在其他裝置上方堆疊BEOL電阻的構思可延伸至其他電路以節省面積。下面參考圖4A至4C提供另一實例。
圖4A展示一個例示性帶隙參考電路400。帶隙參考電路400包括複數個電阻420及至少兩個二極體連接之PNP雙極接面電晶體(BJT) 410。BJT 410中之每一者係耦接於接地與電阻420中之至少一者之間。圖4B中展示用於提供MOL層(而非BEOL電阻層)之製程的電路400之佈局之俯視圖的一個實施方案。圖4B中，展示圖4A中之帶隙參考電路400之例示性佈局430。佈局430包括MOL電阻陣列420A及BJT陣列410。因為佈局430用於不提供BEOL層的製程，所以帶隙參考電路400中之電阻420實施於MOL層上，且因此稱為「MOL電阻」420A。MOL電阻陣列420A鄰近BJT陣列410且兩個陣列之間不存在重疊，此是因為如上文所論述的，在MOL層下方不允許有裝置。
圖4C中展示用於提供BEOL層之製程的帶隙參考電路400之佈局之俯視圖的一個實施方案。如圖4C中所示，帶隙參考電路佈局450包括BEOL電阻陣列420B及BJT陣列410。BEOL電阻陣列420B大體上與BJT陣列410重疊從而形成堆疊。與圖4B中之佈局430相反，與圖3C中之ESD 電路300之佈局350相同，佈局450藉由將BEOL電阻420B堆疊於BJT陣列410上方亦獲得明顯的面積節省。除面積節省之外，與圖4B中之佈局430相比，佈局450亦獲得更低電容，此是因為佈局450更加緊湊。此可有助於改善帶隙參考電路400之類比性能量度，諸如電源抑制比(power-supply rejection ratio；PSRR)。
在一些實施方案中，選擇待置放於BEOL電阻下方以避開半導體晶粒之過熱的傾向於傳導低至中等靜態電流或不太經常切換的裝置係更有利的。裝置上方具有BEOL電阻時，來自裝置之熱耗散會受影響。因為ESD電路300之二極體320及帶隙參考電路400之BJT 410傾向於傳導極小靜態電流，所以二極體320及BJT 410兩者均特別地適合於置放在BEOL電阻下方。
除裝置駐存於矽基板上之外，BEOL電阻可策略性地置放於組件上方，該等組件駐存於BEOL層下方之金屬層上。圖5A展示具有耦接至LDO之輸出端之RC補償網路的例示性LDO。具體而言，LDO電路500包括LDO 530、電阻510及電容器520。LDO 530具有用以接收之輸入端Vin及輸出端Vout。電阻510及電容器520以串聯形式耦接於LDO 530之輸出端與接地之間以使Vout穩定化，或者換句話說，以保持Vout相對穩定。
圖5B中展示用於不支持將電阻構建於BEOL電阻層上之習知製程的LDO電路500之例示性佈局。如圖5B中所示，佈局550包括分別對應於圖5A中之電阻510及電容器520的MOL電阻510A及電容器520。MOL電阻510A製造於第一金屬層(通常稱作M0)下方的MOL層上，且因此沒有其他組件可置放於MOL電阻510A下方。因此，電容器520鄰近MOL電阻510A置放，其中電容器520與MOL電阻510A相互不重疊。
圖5C展示用於支持將電阻構建於BEOL層上之先進製程的LDO電路500的佈局之一個實施方案。佈局580具有LDO 530、BEOL電阻510B及電容器520。BEOL電阻510B係構造於BEOL層上。在與圖2中所示之一個實施方案類似的一個實施方案中，BEOL電阻層(例如，圖2中之BEOL電阻層263)位於BEOL金屬層M4 (例如圖2中之M4 270)與M3 (例如，圖2中之M3 260)之間。BEOL電阻510B可構造於BEOL電阻層263上。電容器520係構造於BEOL層下方之至少兩個金屬層上。在與圖2中所示之一個實施方案類似的一個實施方案中，電容器520可構造於BEOL電阻層263下方之金屬層(即M3 260、M2 250、M1 240及/或M0 230)中之任何兩者上。舉例而言，電容器520可包括第一板及第二板，其中第一板可構造於M3 260上且第二板可構造於M0 230上。在另一實例中，電容器520可包括兩組指狀物，其中每組指狀物可構造於BEOL電阻層263下方的不同金屬層上。本質上，電容器520可大體上置放於BEOL電阻510B下方，以節省佈局面積。在一些實施方案中，電容器520及BEOL電阻510B可配置成實體堆疊。
與佈局550相對比，藉由佈局580佔據之面積明顯較小，此是因為BEOL電阻510B之至少部分可置放於電容器520上方，從而大體上形成堆疊。應瞭解，電容器520及BEOL電阻510B較適合以堆疊方式置放，此是因為電容器520及電阻510B在LDO電路500中不傳導任何有效電流，且因此自發熱受到限制。此外，耦接BEOL電阻510B及電容器520的佈線可比耦接圖5B中之MOL電阻510A及電容器520的佈線更短，此是因為耦接BEOL電阻510B及電容器520的佈線可穿過在BEOL電阻層與金屬層之間的通孔及金屬層，電容器520在大體上垂直於矽基板之平坦表面的方向上駐存於該等金屬層上。
提供本發明之先前描述以使任何熟習此項技術者能夠製造或使用本發明。熟習此項技術者將易於理解對本發明之各種修改，且本文所定義之一般原理可在不背離本發明之精神或範疇的情況下應用於其他變體。因此，本發明並不意欲限於本文中所描述之實例，而應符合與本文中所揭示之原理及新穎特徵相一致的最廣泛範疇。
100‧‧‧半導體晶粒
110‧‧‧矽基板
120‧‧‧金屬接觸層MD
121‧‧‧閘極接觸層MG
123‧‧‧第二閘極接觸層MP
125‧‧‧中段製程金屬層
127‧‧‧通孔
130‧‧‧金屬0層
135‧‧‧通孔0
140‧‧‧金屬1層
145‧‧‧通孔1
150‧‧‧金屬2層
155‧‧‧通孔2
160‧‧‧金屬3層
165‧‧‧通孔3
170‧‧‧金屬4層
175‧‧‧通孔4
200‧‧‧半導體晶粒
210‧‧‧矽基板
211‧‧‧閘極接觸層MG
215‧‧‧二極體
220‧‧‧金屬接觸層MD
221‧‧‧閘極接觸層MG
223‧‧‧第二閘極接觸層MP
227‧‧‧通孔
230‧‧‧金屬0 (M0)層
235‧‧‧通孔0 (V0)
240‧‧‧金屬1 (M1)層
245‧‧‧通孔1 (V1)
250‧‧‧金屬2 (M2)層
255‧‧‧通孔2 (V2)
260‧‧‧金屬3 (M3)層
263‧‧‧電阻層
265‧‧‧通孔3 (V3)
267‧‧‧通孔
270‧‧‧金屬4 (M4)層
275‧‧‧通孔4 (V4)
280‧‧‧佈線
300‧‧‧輸出驅動器/ESD電路
305‧‧‧I/O襯墊
310‧‧‧二極體陣列
320‧‧‧電阻
320A‧‧‧中段製程電阻陣列
320B‧‧‧BEOL電阻陣列
330‧‧‧佈局
350‧‧‧佈局
400‧‧‧帶隙參考電路
410‧‧‧PNP雙極接面電晶體
420‧‧‧電阻
420A‧‧‧中段製程電阻陣列
420B‧‧‧後段製程電阻陣列
430‧‧‧佈局
450‧‧‧佈局
500‧‧‧低壓差調節器電路
510‧‧‧電阻
510A‧‧‧中段製程電阻
510B‧‧‧BEOL電阻
520‧‧‧電容器
530‧‧‧低壓差調節器
550‧‧‧佈局
580‧‧‧佈局
圖1為習知半導體晶粒之截面圖。
圖2為具有堆疊電阻二極體結構之半導體晶粒的一個實施方案之截面圖。
圖3A展示具有靜電放電(ESD)保護電路的傳輸器的輸出驅動器之一個實例。
圖3B展示圖3A中之輸出驅動器300的佈局330之俯視圖。
圖3C展示用於支持將電阻構造於BEOL層上之製程的圖3A中的輸出驅動器300的佈局之一個實施方案。
圖4A展示一個例示性帶隙參考電路。
圖4B展示圖4A中之帶隙參考電路400之例示性佈局430。
圖4C展示用於支持將電阻構造於BEOL層上之製程的帶隙參考電路400的佈局之俯視圖之一個實施方案。
圖5A展示具有耦接至LDO之輸出端之RC補償網路的例示性低壓差調節器(LDO)。
圖5B展示用於不支持將電阻構建於BEOL層上之習知製程的LDO電路500之例示性佈局。
圖5C展示用於支持將電阻構建於BEOL層上之先進製程的LDO電路500的佈局之一個實施方案。

Claims (20)

  1. 一種半導體電路，其包含： 一電阻，其駐存於一後段製程(BEOL)電阻層上； 複數個多層金屬線及層間金屬通孔，其將該BEOL電阻層耦接至該BEOL電阻層下方之一或多個金屬層；及 一二極體，其駐存於該一或多個金屬層下方之一矽基板上，其中該二極體之一平坦表面與該電阻之一平坦表面至少部分地彼此重疊，且該二極體與該電阻經由該複數個多層金屬線及層間金屬通孔彼此耦接。
  2. 如請求項1之半導體電路，其進一步包含一輸出驅動器及耦接至該輸出驅動器之一輸出端的一靜電放電(ESD)保護電路，其中該二極體經組態為該ESD保護電路之部分且該電阻經組態為該輸出驅動器之部分。
  3. 如請求項1之半導體電路，其進一步包含： 佈線，其將該電阻耦接至該二極體，其中該佈線穿過該複數個多層金屬線及層間金屬通孔。
  4. 如請求項1之半導體電路，其中該電阻及該二極體經組態為一帶隙參考電路之部分。
  5. 如請求項1之半導體電路，其進一步包含一第一BEOL金屬層及一第二BEOL金屬層，其中該BEOL電阻層係定位於該第一BEOL金屬層與該第二BEOL金屬層之間。
  6. 如請求項5之半導體電路，其中該電阻之該平坦表面、該二極體之該平坦表面、該矽基板之一平坦表面、該第一BEOL金屬層之一平坦表面及該第二BEOL金屬層之一平坦表面大體上彼此平行。
  7. 如請求項6之半導體電路，其中該複數個層間金屬通孔在垂直於該等第一及第二BEOL金屬層之一方向上延伸。
  8. 如請求項7之半導體電路，其中該複數個層間金屬通孔定位於該矽基板上方。
  9. 如請求項5之半導體電路，其中該第一BEOL金屬層為一金屬4 (M4)層且該第二BEOL金屬層為一金屬3 (M3)層。
  10. 一種半導體電路，其包含： 一電阻，其駐存於一後段製程(BEOL)電阻層上；及 一電容器，其具有一第一板及一第二板，該第一板駐存於一第一金屬層上且該第二板駐存於一第二金屬層上，其中該第一金屬層及該第二金屬層兩者皆定位於一矽基板與該BEOL金屬層之間，其中該電阻及該電容器以一實體堆疊方式配置。
  11. 如請求項10之半導體電路，其中該電阻之一平坦表面、該電容器之該第一板之一平坦表面及該電容器之該第二板之一平坦表面大體上彼此平行。
  12. 如請求項11之半導體電路，其中該電阻之該平坦表面、該電容器之該第一板之該平坦表面及該電容器之該第二板之該平坦表面至少部分地彼此重疊。
  13. 如請求項10之半導體電路，其進一步包含： 佈線，其將該電阻耦接至該電容器，其中該佈線之至少一部分在大體上垂直於該矽基板之一平坦表面之一方向上延伸。
  14. 如請求項10之半導體電路，其中該電阻及該電容器在一低壓差調節器(LDO)之一輸出端與接地之間以串聯方式彼此耦接。
  15. 一種輸入/輸出(I/O)，其包含： 一輸出驅動器，其具有駐存於一後段製程(BEOL)電阻層上之一電阻；及 一靜電放電(ESD)保護電路，其具有駐存於該BEOL電阻層下方之一矽基板上的一二極體，其中該電阻及該二極體以一實體堆疊方式配置，該實體堆疊在垂直於該矽基板之一平坦表面的一方向上延伸。
  16. 如請求項15之I/O，其進一步包含： 佈線，其將該電阻耦接至該二極體，其中該佈線之至少一部分在大體上垂直於該矽基板之該平坦表面的一方向上延伸。
  17. 如請求項16之I/O，其進一步包含： 一第一BEOL金屬層，其具有大體上平行於該矽基板之該平坦表面的一平坦表面；及 一第二BEOL金屬層，其具有大體上平行於該矽基板之該平坦表面的一平坦表面，其中該BEOL電阻層定位於該第一BEOL金屬層與該第二BEOL金屬層之間。
  18. 如請求項17之I/O，其進一步包含： 一第一層間金屬通孔，其將該BEOL電阻層之一頂部平坦表面耦接至該第一BEOL金屬層之一底部平坦表面；及 一第二層間金屬通孔，其將該第一BEOL金屬層之該底部平坦表面耦接至該第二BEOL金屬層之一頂部平坦表面。
  19. 如請求項18之I/O，其中該佈線穿過該第一層間金屬通孔及該第二層間金屬通孔。
  20. 如請求項17之I/O，其中該第一BEOL金屬層為一金屬4 (M4)層且該第二BEOL金屬層為一金屬3 (M3)層。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI830220B (zh) * 2021-08-30 2024-01-21 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
TWI860117B (zh) * 2023-10-06 2024-10-21 華邦電子股份有限公司 半導體結構及其製造方法
US12272658B2 (en) 2021-08-30 2025-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making electrostatic discharge protection cell and antenna integrated with through silicon via

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10879172B2 (en) * 2018-08-14 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure
KR20210128681A (ko) 2020-04-17 2021-10-27 에스케이하이닉스 주식회사 저항 소자를 구비하는 반도체 장치
JPWO2022215485A1 (zh) * 2021-04-08 2022-10-13
US12068238B2 (en) 2021-04-19 2024-08-20 Qualcomm Incorporated Back-end-of-line (BEOL) high resistance (Hi-R) conductor layer in a metal oxide metal (MOM) capacitor
JPWO2024029040A1 (zh) * 2022-08-04 2024-02-08

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10139956A1 (de) * 2001-08-21 2003-03-13 Koninkl Philips Electronics Nv ESD Schutz für CMOS-Ausgangsstufe
US8089135B2 (en) * 2008-07-30 2012-01-03 International Business Machine Corporation Back-end-of-line wiring structures with integrated passive elements and design structures for a radiofrequency integrated circuit
US8455768B2 (en) * 2010-11-15 2013-06-04 International Business Machines Corporation Back-end-of-line planar resistor
JP6319467B2 (ja) * 2015-02-12 2018-05-09 株式会社村田製作所 薄膜デバイス
KR102411417B1 (ko) * 2015-12-02 2022-06-22 삼성전자주식회사 저항체를 구비하는 반도체 소자 및 이를 이용하는 반도체 집적회로 장치

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI830220B (zh) * 2021-08-30 2024-01-21 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
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