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TW201935833A - 具有由漣波注入所確保之相位交錯的多相可並聯恆定導通時間降壓控制器 - Google Patents

具有由漣波注入所確保之相位交錯的多相可並聯恆定導通時間降壓控制器 Download PDF

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TW201935833A
TW201935833A TW107145715A TW107145715A TW201935833A TW 201935833 A TW201935833 A TW 201935833A TW 107145715 A TW107145715 A TW 107145715A TW 107145715 A TW107145715 A TW 107145715A TW 201935833 A TW201935833 A TW 201935833A
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TW
Taiwan
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cot
converter
signal
phase
controller
Prior art date
Application number
TW107145715A
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English (en)
Inventor
愛奧恩 史托伊奇塔
亞歷山大 麥尼克
舍利亞 塔拉立
Original Assignee
美商微晶片科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商微晶片科技股份有限公司 filed Critical 美商微晶片科技股份有限公司
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Abstract

本發明揭示一種多相可並聯恆定導通時間（COT）降壓控制器，一第一相位含有一第一記憶體位元，且一第二相位含有一第二記憶體位元。該COT降壓控制器包括：一第一轉換器，其包含經組配以當該第一記憶體位元處於一邏輯1狀態時感測並遞送一第一TON 請求的一第一恆定TON 產生器；及一第二轉換器，其與該第一轉換器並聯地連接，該第二轉換器包含經組配以當該第二記憶體位元處於該邏輯1狀態時感測並遞送一第二TON 請求的一第二恆定TON 產生器，該第一記憶體位元及該第二記憶體位元中之僅一者處於該邏輯1狀態，因此產生呈一菊鏈環方式之活動，其中該第一轉換器及該第二轉換器中之每一者以一依序方式感測並遞送一對應TON 請求。

Description

具有由漣波注入所確保之相位交錯的多相可並聯恆定導通時間降壓控制器
本發明係關於恆定導通時間（「COT」）步降切換調節器，且特定言之係關於包括具有漣波注入之切換調節器的多相及可並聯COT步降切換調節器。

對相關申請案之交叉參考
本申請案主張2018年2月19日申請的美國臨時專利申請案第62/632,204號之權益，其以全文引用的方式併入本文中。
通常使用步降切換調節器。在同一輸出端遞送更多電流的必要性已產生此等切換調節器之多相位及可並聯類別。圖1中展示典型多相調節器。待在並聯或交錯時解決的一個問題係產生切換節點SW上升時間之正確定相或等效正確時間定位。如圖1上所說明，SW1、SW2及SW3經精確定位於一週期中，以使得上升邊緣之間的距離為T/3或120°。在具有n相位之系統的情況下，距離將為T/n或360/n。
一些已知嘗試之解決方案經產生用於固定頻率DC-DC控制系統（例如電壓模式控制、峰值電流模式控制及平均值電流模式控制）。如圖2及圖3中所示，使用來自主控器之主時脈及加上受控器中之可程式化延遲而獲得精確定相資訊。圖2說明來自德州儀器公司之TPS40140可堆疊2通道多相獨立輸出控制器的電路圖，展示一主控器控制器及五個受控器控制器。圖3說明來自德州儀器公司之TPS40180單相可堆疊控制器的電路圖，展示一主控器控制器及三個受控器控制器之單輸出堆疊組配。
其他已知嘗試之解決方案係來自德州儀器公司之用於50-A+應用的TPS51727雙相ECO-MODE™步降功率管理IC。在穩態條件下，TPS51727之兩相位異相切換180°。藉由架構（其不允許兩個頂部閘驅動器在任一條件下導通）及電流漣波（其迫使脈衝等距間隔）兩者維持相移位。TPS51727係基於電流漣波來實現定相及調節且歸因於架構選擇而不能以大於50%之工作循環工作。在脈衝寬度調變（Pulse Width Modulation；PWM）比較器前面之漣波係藉由注入所量測電流漣波而實現。藉由TPS51727 COT控制器提供的嘗試之解決方案不允許並聯若干晶片以實現4、6、8、10、12等相位系統，亦非可堆疊或可並聯晶片。
解決交錯/定相問題打開添加其他需要特徵（諸如電流共用/平衡、適應性電壓定位及切相）的方式。
電壓模式控制多相及可並聯切換調節器具有藉由建立經移位鋸齒波形解決交錯問題的優點，經移位鋸齒波形當與誤差放大器輸出相位比較時產生校正定相信號。此等並聯切換調節器共用同一時脈及資訊以針對兩個切換器180度之受控器、三個切換器120度之受控器，及四個切換器90度之受控器進行程式化。另外，每一切換器需要電流感測及使用電流資訊之每一工作循環的校正以允許每一相位中之平衡電流而允許相等功率耗散。校正電流共用需要精確電流感測及類比信號處理。此意謂產生等效平均電流及控制每一相位之工作循環以得到與平均值相等的相位電流。
電流模式控制（平均值、峰值、谷值）亦具有藉由共用同一時脈及自彼時脈產生每一切換器需要之相位而解決交錯問題的優點。此類型控制具有不僅在控制迴路中使用感測電流而且獲得經由每一相位共用之精確電流的優點。在此情況下需要添加之斜率補償呈現與針對不同晶片之精度、整平及匹配相關的額外難題。
多相及可並聯切換調節器之子類別為具有漣波注入之漣波控制恆定導通時間步降控制器。特定言之，恆定導通時間控制器具有由以下事實產生的不同頻率：為了調節，調變TOFF 。上述情形使精確交錯/定相之問題更困難。為了保持恆定TON 之快速暫態的優點，亦需要使每一相位表現為相對於調變其TOFF 獨立。
所提議解決方案之實例係在美國專利第9,383,761號中描述。在此解決方案中，「共同切換頻率及共同週期」連同「時脈除法器」及「D正反器環」一起使用以產生交錯。相位交錯解決方案之另一實例為其中一個TON 產生器係使用多工器順序地分配至每一相位。雖然此確保精確相同TON ，但其拒絕TON 時間疊加之可能性並將工作循環限於大於50%之值。
根據本發明之一個態樣，提供一種多相可並聯恆定導通時間（COT）降壓控制器。第一相位含有第一記憶體位元且第二相位含有第二記憶體位元。該控制器包括：一第一轉換器，其包含經組配以當該第一記憶體位元處於一邏輯1狀態中時感測並遞送一第一TON 請求的一第一恆定TON 產生器；及一第二轉換器，其與該第一轉換器並聯地連接，該第二轉換器包含經組配以當該第二記憶體位元處於該邏輯1狀態中時感測並遞送一第二TON 請求的一第二恆定TON 產生器，該第一記憶體位元及該第二記憶體位元中之僅僅一者處於該邏輯1狀態中因此產生呈一菊鏈環方式之活動，其中該第一轉換器及該第二轉換器中之每一者以一依序方式感測並遞送一對應TON 請求。
根據本發明之另一態樣，提供一種並聯雙COT降壓轉換器的方法。該方法包括：當第一相位之第一記憶體位元處於一邏輯1狀態中時藉由一第一轉換器感測及遞送一第一TON 請求；及當第二相位之第二記憶體位元處於該邏輯1狀態中時藉由一第二轉換器感測及遞送一第二TON 請求，該第二轉換器與該第一轉換器並聯地連接，其中該第一記憶體位元及該第二記憶體位元中之僅僅一者處於該邏輯1狀態中，因此產生呈一菊鏈環方式之活動，其中該第一轉換器及該第二轉換器中之每一者以一依序方式感測並遞送一對應TON 請求。
根據本發明之另一態樣，提供一種將內部或外部產生之經校準注入漣波用於單一或多相轉換器以便獨立於VIN 、VOUT 或工作循環而在回饋接腳中產生恆定漣波因此為COT轉換器提供增大之精度、穩定性及工作循環的方法。
本發明之目標為定義交握信號及方法以並聯/交錯COT DC-DC控制器，按照定義COT DC-DC控制器不具有用以導出受控器之相位關係的固定頻率及主時脈。為了調節此，此等類型之轉換器需要改變TOFF 時間且因此其具有不同頻率。
為了以下各者而需要降壓控制器之並聯：以良好熱效能遞送更多輸出功率，亦即較高輸出電流；改良負載暫態；減小輸出電容；及減小輸入電容。
本發明提供一種用於並聯及交錯多COT步降控制器的解決方案。本文所揭示之具體實例不限於任何數目個控制器。因此，解決方案可應用於2、3、4...n個COT控制器。
圖4至圖8中描述之積體電路（IC）、架構、方法及時序係一般的且不暗示僅對雙COT控制器的任何限制但亦可指單一可並聯COT控制器或多相COT控制器（其中在內部再現外部注入）或再現本文所揭示之方法之精神的其他等效替代物或經修改版本。
圖4為根據本發明之具有外部注入的雙COT控制器100之方塊示意圖。儘管圖4中所說明之架構展示僅僅兩個轉換器，但提供允許並聯2、4、6...2n個轉換器的COT控制器100係在本發明之精神內。為了較佳解釋本發明，諸圖中未展示與交錯及並聯功能性不相關的全部接腳。
在圖4中所說明之具體實例中，雙COT控制器100包括具有增益1之差動放大器102以確保遠端負載感測，及具有主參考電壓VREF2 之誤差放大器104。雙COT控制器100亦包括一誤差比較器106，其感測漣波之谷值低於比較器參考VREF1 的時間。誤差比較器106亦產生如圖1中所展示之OnReq信號。因此，誤差放大器104及誤差比較器106接收來自回饋接腳之回饋信號FBS，該回饋信號包括外部漣波注入信號。誤差比較器106比較回饋信號與第一參考信號VREF1 並基於回饋信號與第一參考信號VREF1 之比較而產生TON 請求。
雙COT控制器100亦含有一邏輯施密特（Schmitt）觸發反相器108，其使用外部接地回饋感測（Ground Feedback Sense；GFB）接腳來將雙COT控制器100組配為主控器（例如，GFB經接地且感測負載接地）或受控器（例如，其中GFB=高=5 V）。此說明雙控制器100可經啟用為主控器或受控器的方式。雙COT控制器100指定為主控器或受控器可以許多其他方式達成，且因此本發明不限於上文所提及之方法。
ONR接腳為用以在晶片內部發送或接收由誤差比較器106產生之OnReq信號的輸入/輸出接腳。當雙COT控制器100經組配為主控器時，多工器（MUX） 110將OnReq信號連接至ONR接腳作為輸出並連接至兩個控制器112及114區塊以產生兩個信號Reql及Req2。當雙COT控制器100經組配為受控器時，MUX 110斷開內部受控器OnReq信號接腳，且ONR接腳變為輸入以使得ONR輸入經由MUX 110遞送至轉換器112及114以產生信號Reql及Req2。此替代內部OnReq信號以及內部誤差放大器104及比較器106，當雙COT控制器100充當受控器時，內部誤差放大器104及比較器106變為停用或未使用。應注意具有增益1之差動放大器102及使用輸入GFB以將雙COT控制器100設定為圖4中呈現之主控器或受控器的觸發反相器108表示遠端感測及主控器/受控器組配之特定解決方案。然而，本發明不限於此。具有或不具有遠端感測之其他配置及其他方法或電路可用於判定雙COT控制器100係主控器抑或受控器。
根據如圖4中所示之本發明之一個具體實例，轉換器112及114係相同的且每一者含有記憶體位元，亦即ActivePhaseBit 116、恆定TON 產生器118、控制邏輯（Ctrl_Logic）區塊120及驅動器122。每一轉換器112及114包括一及閘124，當ActivePhaseBit 116等於邏輯1時該及閘伺服OnReq信號至兩個/全部轉換器112及114中之恆定TON 產生器118。因此，轉換器112含有第一記憶體位元（亦即ActivePhaseBit 116）、第一恆定TON 產生器118、第一控制邏輯區塊120、第一驅動器122以及第一及閘124。轉換器114包括第二記憶體位元（亦即ActivePhaseBit 116）、第二恆定TON 產生器118、第二控制邏輯區塊120、第二驅動器122以及第二及閘124。
如所提及，雙COT控制器100不限於僅兩個轉換器112及114且可包括比圖4中描繪之轉換器更多的轉換器。不管轉換器之數目，在任何時間在雙COT控制器100或菊鏈並聯控制器環中，存在等於第一狀態（亦即高或邏輯1）之僅一個ActivePhaseBit 116，而所有其他控制器具有其等於第二狀態（亦即低或邏輯0）的ActivePhaseBit 116。因此，僅一個控制器區塊感測OnReq信號並產生到達各別驅動器122及各別切換控制（SW）節點之TON 信號。
在一個具體實例中，在恆定TON 產生器118之上升邊緣上，在大小及持續時間（例如5.0 V、100 nS）中之經校準信號經轉移至RIP_INJ接腳處之或閘128以確保經由外部電阻器R3及電容器C2之回饋控制信號（FBS）中之需要的校準外部漣波注入。在恆定TON 產生器118之上升邊緣上，ActivePhaseBit 116對於當前相位經設定至邏輯0，以使得彼相位之功率遞送及漣波注入保持不間斷。啟動相位輸出信號APOl（其為邏輯1）改變至邏輯0，且當前相位停止以感測Reql=OnReq信號。APOl信號之下降邊緣經由下一相位輸入信號NPI2傳播並在下一相位中將ActivePhaseBit 116設定至邏輯1。以此方式，轉換器區塊114可經由其自身及閘124接收OnReq=Req2信號並經由驅動器122伺服TON2 信號至SW2。
控制器114之操作類似於先前針對控制器112所描述之操作。控制器區塊114經由其自身及閘124接收下一OnReq=Req2信號，產生轉至SW2之TON2 信號，產生經由或閘128到達RIP_INJ接腳的經校準漣波注入（例如5.0 V、100 nS）信號並將ActivePhaseBit 118之狀態自邏輯1改變至邏輯0。自邏輯1轉換至邏輯0之APO2信號輸出經由APO及NPI接腳轉移至NPI1。NPI1至0的轉換將改變ActivePhaseBit 116至邏輯1以用於控制器112，從而閉合菊鏈之環操作。
自上述描述，顯而易見功率遞送係基於分別經多工至控制器112、控制器114、控制器112及控制器114的OnReq信號在時序序列TON1 、TON2 、TON1 、TON2 等中執行。OnReq信號係自主控器發送至受控器。經由RIP_INJ遞送的當前相位之注入校準漣波確保漣波之下一谷值由下一相位使用。以此方式，相位序列/交錯活動係由所注入漣波控制。
如圖4中所示，經由RIP_INJ遞送的經校準注入漣波並不隨VIN 及VOUT 或工作循環而變。當VIN 及VOUT 改變時（亦即，當輸入功率軌改變時或當輸出移動時在軟起始期間），此允許漣波振幅之較佳控制。經校準注入漣波允許在VIN 及VOUT 改變情況下精度及穩定性的較佳最佳化。另外，此種類校準漣波注入允許具有2相位或其他可並聯4、6、8...、2*n相位之雙COT控制器100以大於50%之工作循環工作並以此方式增加輸入電壓範圍。另外，TON =TON1 =TON2 對於存在於主控器及受控器中之全部相位係相同的，且其不依據特定設計中的相位之數目而改變。
使用本發明之具有n相位之多相系統的等效切換頻率為：

而每一相位將在一頻率下工作：
圖5說明根據本發明具體實例的以菊鏈方式執行一個雙控制器或若干並聯IC雙COT控制器以用於獲得正確交錯/定相的方法之流程圖。在步驟200處，操作開始於欠壓閉鎖（undervoltage lockout；UVLO）且讀取GFB值。此等值用來判定雙控制器100係主控器抑或受控器。舉例而言，在步驟210處，若判定GFB等於5伏，則在步驟220處每一控制器112及114中之ActivePhaseBit 116經設定至邏輯0，使ONR信號作為至MUX 110之輸入且MUX 110將來自ONR之OnReq信號改變至用於每一控制器之Req輸入，亦即用於控制器112之Reql及用於控制器114之Req2。在此情況下，雙控制器100為受控器。然而，若在步驟210處判定GFB不等於5伏，則在步驟230處，ActivePhaseBit 116經設定至用於控制器112之邏輯1及用於控制器114之邏輯0，使ONR信號作為輸出且MUX 110將OnReq信號自CMP1轉移至用於每一控制器之Req輸入，亦即用於控制器112之Reql及用於控制器114之Req2。在此情況下，雙控制器100為主控器。僅僅一個ActivePhaseBit=l將在控制器112區塊中在主控器通道內部經初始化。該等相位中之剩餘者將具有ActivePhaseBit=0。主控器將經由ONR接腳轉移ReqToN信號至所有其他外部受控器晶片。ONR接腳為用於主控器之輸出及用於所有其他晶片受控器之輸入。
在初始化之後，活動開始於當前主動之位相中，亦即該相位具有等於邏輯1之ActivePhaseBit 116，如步驟240。在步驟240中，相位可接收ReqToN並藉由產生經由驅動器122轉移至SW接腳之TON 信號處理其。在步驟250中，與上升邊緣上之TON 脈衝同時，漣波注入脈衝（亦即5 V、100 nS RIP_INJx脈衝）經由或閘128到達RIP_INJ接腳、FBS接腳上之電容器C2及電阻器R3。此為對應於當前主動轉換器區塊（亦即，112或114）的外部注入漣波信號。
接著，在步驟260中，在RIP_INJ之下降邊緣上，當前相位之ActivePhaseBit 116經設定至邏輯0，亦即設定至「非主動」。同時，主動相位輸出（Active Phase Output；APO）信號經發送至下一轉換器區塊之下一相位輸入（next phase input；NPI）。隨後，TON 請求將藉由下一轉換器區塊伺服，下一轉換器區塊歸因於先前APO信號之下降邊緣而現在具有等於邏輯1（「主動」）之ActivePhaseBit 116。自彼時刻，新的主動相位將以相同方式接收並處理ReqToN信號。過程自身以菊鏈環方式重複從而啟動下一相位以感測ReqToN並遞送TON 直至菊鏈環閉合從而導致週期性操作為止。
圖6為根據本發明具體實例的允許定相/交錯應用於任意數目個並聯控制器的雙COT控制器菊鏈信號之例示性時序圖。時序以在時間300a處感測FBS接腳漣波之谷值開始。歸因於APO 1=1，在時間302a處，信號經允許經由及閘124傳播以在時間304a處變為Reql。在時間304a處Reql之上升邊緣將觸發時間306a處之RIP_INJl的上升及TON1 之上升。在時間308a處，TON1 將傳播至SW1。在大約100 nS之後，RIP_INJ1下降且在時間310a處其下降邊緣終止於時間314a處之APO1=0並觸發在時間312a處之APO2=1。自312a開始，其為接收時間302b處之APO2=1並感測時間300b處之FBS谷值漣波的轉換器區塊114，從而產生在時間304b處的Req2。信號序列自身在轉換器區塊114中重複，亦即在時間304b處之Req2的上升觸發TON2 之上升及308b處SW2之上升，以及時間306b處RIP_INJ2之上升。RIP_INJ2持續大約100 nS直至其在時間308b處下降為止。時間310b處RIP_INJ2之下降終止在APO2=0處並觸發時間312b處之APO1=1。在彼時刻處，菊鏈環閉合且切換循環自身重複。
圖7為根據本發明具體實例之用於並聯兩個雙COT控制器（4相位）的例示性電路。初始化相位（GFB）將頂部控制器100a組配為主控器並將底部控制器100b組配為受控器。OnReq來自主控器輸出ONR並轉移至受控器輸入ONR。接收OnReq之主動相位經初始化為經組配為主控器的頂部控制器之轉換器CtrlPwm。該等相位中之剩餘者經組配為受控器。ActivePhaseBit=l之狀態係使用每一控制器內部的主控器-受控器連接自一個相位移位至菊鏈環中之另一相位且接著饋入至外部接腳，亦即APO主控器、NPI受控器、APO受控器及NPI主控器。來自主控器及受控器之RIP_INJ經由主控器之FBS接腳處的兩個RC網路求和。以類似方式，實現6、8、10、12、2*n個相位之大於2個雙COT控制器可以菊鏈環方式連接。
如上文所論述以及圖4及圖7中所說明，允許ActivePhaseBit 116等於邏輯1允許藉由菊鏈環中之每一轉換器（亦即112、114等）串聯順序處理由PWM比較器產生的TON 請求。RIP_INJ接腳允許回饋接腳中之漣波作為經校準精確脈衝注入。此類型注入創建用於回饋接腳中之電壓漣波的正確時間分隔之谷以得到正確定相。回饋中之所得漣波不斷地與VOUT 及VIN 相關，藉此改良線抑制。注入之漣波並非電流相關且允許以大於50%之工作循環定相。
圖8呈現說明用於藉由並聯兩個雙相COT控制器獲得之4相系統的大於50%之工作循環的波形。歸因於自主控器及受控器經由RIP_INJ的經校準注入脈衝，主控器處之FBS接腳接收實現相位之交錯及工作循環＞50%的漣波。藉由此外部注入在主控器處之FBS上產生的漣波在振幅及相位方面不同於輸出電壓處的漣波。
在本發明之一個態樣中，提供一種多相可並聯恆定導通時間（COT）降壓控制器100。第一相位含有第一記憶體位元，亦即ActivePhaseBit 116，且第二相位含有第二記憶體位元，亦即ActivePhaseBit 116。該降壓控制器100包括：一第一轉換器112，其具有經組配以當該第一記憶體位元116處於一邏輯1狀態中時感測並遞送一第一TON 請求的一第一恆定TON 產生器118；及一第二轉換器114，其與該第一轉換器112並聯地連接，該第二轉換器經組配以當該第二記憶體位元116處於該邏輯1狀態中時感測並遞送一第二TON 請求，該第一記憶體位元116及該第二記憶體位元116中之僅僅一者處於該邏輯1狀態中因此產生呈一菊鏈環方式之活動，其中該第一轉換器及該第二轉換器中之每一者以一依序方式感測並遞送一對應TON 請求。在本發明之一個具體實例中，COT降壓控制器100進一步包括誤差放大器104及誤差比較器106，各自經組配以接收來自回饋接腳（FBS）之回饋信號，該回饋信號包括外部漣波注入信號。誤差比較器106進一步經組配以比較回饋信號與第一參考信號VREF1 並基於回饋信號與第一參考信號VREF1 之比較產生TON 請求。
在另一具體實例中，第一轉換器112進一步包括第一及閘124且第二轉換器114包括第二及閘124，其中當第一記憶體位元116處於邏輯1狀態中時，第一及閘124遞送第一TON 請求至第一恆定TON 產生器118且當第二記憶體位元116處於邏輯1狀態中時，第二及閘124遞送第二TON 請求至第二恆定TON 產生器118。在另一具體實例中，COT降壓控制器100進一步包括一反相器108，其利用接地回饋感測信號（GFB）以產生邏輯信號以用於判定COT降壓控制器100係主控器抑或受控器，其中多於一個COT降壓控制器100經並聯。在另一具體實例中，若COT降壓控制器100指示為主控器，則誤差放大器104及誤差比較器106被啟動，且若COT降壓控制器100指示為受控器，則誤差放大器104及誤差比較器106停用。
在另一具體實例中，COT降壓控制器100進一步包括用於允許將每一COT降壓控制器100組配為主控器或受控器的MUX 110，其中多於一個COT降壓控制器100經並聯，MUX 110經組配以經由ONR信號將TON 請求自主控器分配至每一受控器。在另一具體實例中，COT降壓控制器100進一步包括NPI控制邏輯信號，及APO控制邏輯信號，其允許多相位被並聯並在菊鏈組配環中工作。在另一具體實例中，COT降壓控制器100進一步包括經組配以對來自第一轉換器112的第一注入之漣波電流信號與來自第二轉換器114的第二注入之漣波電流信號求和以產生經由或閘128分配至回饋接腳之外部注入漣波信號的或閘128。
在本發明之另一態樣中，提供一種並聯雙COT降壓轉換器100的方法。該方法包括：當第一記憶體位元116處於一邏輯1狀態中時藉由第一轉換器112感測及遞送一第一TON 請求；及當第二記憶體位元116處於該邏輯1狀態中時藉由與第一轉換器112並聯之第二轉換器114感測及遞送一第二TON 請求，第二轉換器114與第一轉換器112並聯地連接，其中第一記憶體位元116及第二記憶體位元116中之僅僅一者處於該邏輯1狀態中因此產生呈一菊鏈環方式之活動，其中該第一轉換器及該第二轉換器中之每一者以依序方式感測並遞送一對應TON 請求。
在此態樣之一個具體實例中，該方法進一步包括：接收一回饋信號，該回饋信號包括外部漣波注入信號；比較該回饋信號與第一參考信號VREF1 ；及基於該回饋信號與該第一參考信號VREF1 之該比較產生TON 請求。在另一具體實例中，該方法包括：當第一記憶體位元116處於邏輯1狀態中時藉由第一及閘124遞送第一TON 請求至第一恆定TON 產生器118；及當第二記憶體位元116處於邏輯1狀態中時藉由第二及閘116遞送第二TON 請求至第二恆定TON 產生器118。在另一具體實例中，該方法進一步包括允許並聯第一轉換器112及第二轉換器114，及允許將COT降壓控制器100組配為主控器或受控器中的一者。
在另一具體實例中，該方法進一步包括使用接地回饋感測信號（GFB）以產生邏輯信號以判定COT降壓控制器100係主控器抑或受控器，其中多於一個COT降壓控制器100經並聯。在另一具體實例中，若COT降壓控制器100經指示為主控器，則啟動誤差放大器104及誤差比較器106，且若COT降壓控制器100經指示為受控器，則停用誤差放大器104及誤差比較器106。在另一具體實例中，該方法進一步包括：將每一COT降壓控制器100組配為主控器或受控器，其中多於一個COT降壓控制器100經並聯；及經由ONR信號將TON 請求自主控器分配至每一受控器。
在另一具體實例中，該方法進一步包括提供一NPI控制邏輯信號，及一APO控制邏輯信號，其允許多相位被並聯並在菊鏈組配環中工作。在另一具體實例中，該方法進一步包括藉由或閘128對來自第一轉換器112的第一注入之漣波電流信號與來自第二轉換器114的第二注入之漣波電流信號求和以產生經由或閘128分配於回饋接腳中之外部注入漣波信號。在另一具體實例中，外部注入漣波信號對應於處於邏輯1狀態中的第一記憶體位元116及第二記憶體位元116中之一者。
根據本發明之另一態樣，提供一種在內部或外部使用經校準注入漣波用於單相或多相轉換器以便獨立於VIN 、VOUT 或工作循環而在回饋接腳中產生恆定漣波因此提供給COT轉換器100增大之精度、穩定性及工作循環的方法。
在本發明之另一態樣中，雙相或多相可並聯COT降壓控制器100經提供且包括以下各者：
- 兩個或大於兩個MOSFET驅動器122，其可在內部或外部。
- 兩個或大於兩個恆定Ton 產生器118。
- 兩個或大於兩個漣波注入區塊126，其在振幅及持續時間（例如5 V、100 nS）方面被校準。
- 兩個或大於兩個狀態位元鎖存電路，其具有指派給每一通道之對應控制邏輯120。狀態位元允許處理TON 請求以用於按串列菊鏈環序列感測及遞送TON 至各別驅動器122。
- 一個誤差放大器104，其用以獲得回饋接腳與主參考之間的誤差。
- 一個誤差比較器106，其用以當誤差之谷值在比較器參考以下時獲得TON 請求。
- 一類比多工器110，其允許並聯若干雙COT控制器100並允許將控制器100組配為主控器或受控器。
- 一個ONR接腳，其經組配為用於主控器之輸出以轉移OnReq至一或多個受控器。ONR經組配為用於受控器之輸入以接收來自主控器之OnReq。
- 一個主動相位輸出（APO）接腳，其發信當前通道忙碌至下一通道。在伺服TON 之後，此變成非主動（亦即至0 V）且下一通道接管以感測TON 請求並伺服其。
- 一個下一相位輸入（NPI）輸入接腳，其接收APO信號並在APO=NPI為非主動（亦即，0 V）後允許TON 感測及遞送。
- 一個RIP_INJ輸出接腳，其用以對經由或閘128至FBS接腳之兩個所注入漣波求和。此RIP_INJ信號連同電容器C1、電阻器R2、電阻器Rl、電阻器R3及電容器C2一起將產生用於恆定TON 降壓控制器的FBS中之需要漣波。
在本發明之另一態樣中，雙相或多相可並聯COT降壓控制器100經提供且包括一經校準注入漣波，其可如圖1中在外部或在元件C1、R2、R1、R3、C2在內部建置的情況下在內部。經校準漣波注入：
- 允許大於50%之工作循環用於雙COT降壓轉換器100及並聯放置若干此等控制器之多相系統。
- 改良歸因於與恆定峰值至峰值漣波電壓相關聯之恆定DC誤差的輸入供應抑制。
- 可應用於含有僅一誤差比較器之COT降壓控制器100，經由獨立於VIN 及VOUT 產生的峰值至峰值電壓恆定漣波提供增大之精度。
100‧‧‧雙COT控制器
100a‧‧‧頂部控制器
100b‧‧‧底部控制器
102‧‧‧差動放大器
104‧‧‧誤差放大器
106‧‧‧誤差比較器
108‧‧‧邏輯施密特觸發反相器
110‧‧‧多工器（MUX）
112‧‧‧控制器/轉換器
114‧‧‧控制器/轉換器
116‧‧‧（第一/第二）記憶體位元/ActivePhaseBit
118‧‧‧（第一/第二）恆定TON 產生器
120‧‧‧（第一/第二）控制邏輯區塊
122‧‧‧（第一/第二）驅動器
124‧‧‧（第一/第二）及閘
126‧‧‧漣波注入區塊
128‧‧‧或閘
APO‧‧‧主動相輸出
APOl、APO2‧‧‧啟動相輸出信號
FBS‧‧‧回饋信號
GFB‧‧‧接地回饋感測接腳
NPI‧‧‧下一相輸入
當結合附圖考慮時，參考以下實施方式，本發明具體實例之更完整理解及其伴隨優點及特徵將更易於理解，其中：
圖1為先前技術多相三相調節器之電路圖；
圖2為利用主控器控制器及五個受控器控制器的先前技術多相降壓控制器之電路圖；
圖3為利用在單一輸出堆疊組配中之四個控制器的先前技術多相降壓控制器之電路圖；
圖4為根據本發明之原理的具有外部漣波注入之可並聯雙COT降壓控制器之功能方塊圖及電路；
圖5為描述根據本發明之原理的交錯及並聯具有外部注入的雙COT降壓控制器之方法的流程圖；
圖6為解釋根據本發明之原理的用以交錯及並聯雙COT降壓控制器之信號的時序圖；
圖7為根據本發明之原理用於以菊鏈方式並聯兩個雙COT降壓控制器（4相位）的電路；且
圖8說明根據本發明之原理的以大於50%之工作循環工作的4相系統之波形。

Claims (19)

  1. 一種多相可並聯恆定導通時間（COT）降壓控制器，其中第一相位含有第一記憶體位元，且第二相位含有第二記憶體位元，該COT降壓控制器包含： 第一轉換器，其包含經組配以當該第一記憶體位元處於邏輯1狀態時感測並遞送第一TON 請求的第一恆定TON 產生器；及 第二轉換器，其與該第一轉換器並聯地連接，該第二轉換器包含經組配以當該第二記憶體位元處於邏輯1狀態時感測並遞送第二TON 請求的第二恆定TON 產生器， 該第一記憶體位元及該第二記憶體位元中之僅一者處於該邏輯1狀態，因此產生呈菊鏈環方式之活動，其中該第一轉換器及該第二轉換器中之每一者以依序方式感測並遞送對應TON 請求。
  2. 如請求項1所述之COT降壓控制器，其進一步包含誤差放大器及誤差比較器，其各自經組配以接收來自回饋接腳之回饋信號，該回饋信號包括外部漣波注入信號，該誤差比較器進一步經組配以： 將該回饋信號與第一參考信號進行比較；及 基於該回饋信號與該第一參考信號之該比較產生TON 請求。
  3. 如請求項1所述之COT降壓控制器，該第一轉換器進一步包含第一及閘，且該第二轉換器進一步包含第二及閘，其中當該第一記憶體位元處於該邏輯1狀態時，該第一及閘遞送該第一TON 請求至該第一恆定TON 產生器，且當該第二記憶體位元處於該邏輯1狀態時，該第二及閘遞送該第二TON 請求至該第二恆定TON 產生器。
  4. 如請求項2所述之COT降壓控制器，其進一步包含反相器，該反相器利用接地回饋感測信號來產生邏輯信號，以用於判定該COT降壓控制器係主控器或受控器，其中多於一個COT降壓控制器經並聯。
  5. 如請求項4所述之COT降壓控制器，其中若該COT降壓控制器被指定為主控器，則該誤差放大器及該誤差比較器經啟動，且若該COT降壓控制器被指定為受控器，則該誤差放大器及該誤差比較器經停用。
  6. 如請求項4所述之COT降壓控制器，其進一步包含多工器，該多工器用於允許將每一COT降壓控制器組配為主控器或受控器，其中多於一個COT降壓控制器經並聯，該多工器經組配以經由ONR信號將該TON 請求自該主控器分配至每一受控器。
  7. 如請求項1所述之COT降壓控制器，其進一步包含下一相位輸入（NPI）控制邏輯信號及主動相位輸出（APO）控制邏輯信號，如此允許多相位被並聯且以菊鏈組配環來工作。
  8. 如請求項1所述之COT降壓控制器，其進一步包含或閘，該或閘經組配以對來自該第一轉換器的第一注入漣波電流信號與來自該第二轉換器的第二注入漣波電流信號求和，以產生經由該或閘被分配至回饋接腳之外部注入漣波信號。
  9. 一種並聯多相可並聯恆定導通時間（COT）降壓轉換器之方法，該方法包含： 當第一相位中之第一記憶體位元處於邏輯1狀態時，藉由第一轉換器感測並遞送第一TON 請求；及 當第二相位中之第二記憶體位元為該邏輯1狀態時，藉由與該第一轉換器並聯之第二轉換器感測並遞送第二TON 請求； 該第一記憶體位元及該第二記憶體位元中之僅一者處於該邏輯1狀態，因此產生呈菊鏈環方式之活動，其中該第一轉換器及該第二轉換器中之每一者以依序方式感測並遞送對應TON 請求。
  10. 如請求項9所述之方法，其進一步包含： 接收回饋信號，該回饋信號包括外部漣波注入信號； 將該回饋信號與第一參考信號進行比較；及 基於該回饋信號與該第一參考信號之該比較產生TON 請求。
  11. 如請求項9所述之方法，其進一步包含： 當該第一記憶體位元處於該邏輯1狀態時，藉由第一及閘遞送該第一TON 請求至該第一恆定TON 產生器；及 當該第二記憶體位元處於該邏輯1狀態時，藉由第二及閘遞送該第二TON 請求至該第二恆定TON 產生器。
  12. 如請求項9所述之方法，其進一步包含： 允許該第一轉換器及該第二轉換器的並聯；及 允許將該COT降壓控制器組配為主控器或受控器中之一者。
  13. 如請求項12所述之方法，其進一步包含使用接地回饋感測信號來產生邏輯信號，以用於判定該COT降壓控制器係主控器或受控器，其中多於一個COT降壓控制器經並聯。
  14. 如請求項12所述之方法，其中若該COT降壓控制器被指定為主控器，則啟動誤差放大器及誤差比較器，且若該COT降壓控制器被指定為受控器，則停用該誤差放大器及該誤差比較器。
  15. 如請求項12所述之方法，其進一步包含： 將每一COT降壓控制器組配為主控器或受控器，其中多於一個COT降壓控制器經並聯；及 經由ONR信號將該TON 請求自該主控器分配至每一受控器。
  16. 如請求項9所述之方法，其進一步包含提供下一相位輸入（NPI）控制邏輯信號及主動相位輸出（APO）控制邏輯信號，如此允許多相位被並聯且以菊鏈組配環工作。
  17. 如請求項9所述之方法，其進一步包含藉由或閘對來自該第一轉換器的第一注入漣波電流信號與來自該第二轉換器的一第二注入漣波電流信號求和，以產生經由該或閘被分配於回饋接腳中之外部注入漣波信號。
  18. 如請求項17所述之方法，其中該外部注入漣波信號對應於該第一記憶體位元及該第二記憶體位元中之一者處於該邏輯1狀態。
  19. 一種將內部或外部所產生之經校準注入漣波用於單相轉換器或多相轉換器之方法，以便獨立於VIN 、VOUT 或工作循環而在回饋接腳中產生恆定漣波，因此為多相可並聯恆定導通時間（COT）轉換器提供增大之精度、穩定性及工作循環。
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