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TW201717442A - 導電橋接式隨機存取記憶體 - Google Patents

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TW201717442A
TW201717442A TW104136448A TW104136448A TW201717442A TW 201717442 A TW201717442 A TW 201717442A TW 104136448 A TW104136448 A TW 104136448A TW 104136448 A TW104136448 A TW 104136448A TW 201717442 A TW201717442 A TW 201717442A
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曾俊元
蔡宗霖
江法伸
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華邦電子股份有限公司
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Abstract

本揭露提供一種導電橋接式隨機存取記憶體。此導電橋接式隨機存取記憶體包括底電極層形成於半導體基板上；電阻轉態層形成於底電極層上；阻障層形成於電阻轉態層上；頂電極層形成於阻障層上；以及高導熱材料層形成於底電極層與阻障層之間。此高導熱材料層的導熱係數為70-5000(W/mK)。本揭露亦提供一種導電橋接式隨機存取記憶體的製造方法。

Description

導電橋接式隨機存取記憶體
本發明係有關於一種記憶體裝置，且特別係有關於一種導電橋接式隨機存取記憶體及其製造方法。
電阻式隨機存取記憶體(resistive random access memory,RRAM)具有結構簡單、面積小、操作電壓小、操作速度快、記憶時間長、多狀態記憶、及耗功率低等優點。因此電阻式隨機存取記憶體極有潛力取代目前的快閃式記憶體，成為下世代的非揮發性記憶體主流。
在電阻式隨機存取記憶體中，有一種稱為導電橋接式隨機存取記憶體(conductive-bridging RAM,CBRAM)，其轉態機制是利用施加電壓產生氧化還原反應，並且驅動金屬離子移動，當金屬離子移動至介電層並與下層金屬連接後形成金屬橋(metal bridge)或金屬細絲(metal filament)等導電路徑，使得電阻值下降。接著，可藉由施加反向電壓驅使金屬離子離開介電層，造成金屬橋或金屬細絲等導電路徑的斷裂，電阻值便會上升。換句話說，導電橋接式隨機存取記憶體就是利用上述電阻值轉換來達到記憶功能。在此類導電橋接式隨機存取記憶體中，可利用銅(Cu)、銀(Ag)或其合金作為主要金屬離子來源。
在電阻式隨機存取記憶體中，有另一種稱為氧離 子式隨機存取記憶體(oxygen-anion-migration-based resistive RAM)，其藉由氧陰離子(oxygen anion)或等效正價氧空缺(positive-charged oxygen vacancy)的移動，以達到電阻值的轉換。具體而言，在氧離子式隨機存取記憶體中，可以藉由上層活性電極鈦金屬的使用，而在上層活性電極與氧化層之間產生一層介面層，使得在操作過程中的電阻轉換區域(即氧空缺細絲形成或斷裂的區域)得以有效地被控制在這一層介面層當中，進而改善其電阻轉換效果。
然而，在導電橋接式隨機存取記憶體中，其上層 電極材質以銅、銀或其合金為主要材料，因此無法與氧離子式隨機存取記憶體產生功能相同的有效介面層。此外，在導電橋接式隨機存取記憶體由低電阻狀態轉變成高電阻狀態的過程中，銅或銀形成的金屬細絲導電路徑會全部還原到上層電極當中。隨後，當導電橋接式隨機存取記憶體由高電阻狀態轉變成低電阻狀態時，金屬細絲導電路徑則會隨機的形成於介電層之間。換句話說，無法將操作過程中的電阻轉換區域(即，金屬細絲形成或斷裂的區域)有效控制在特定的範圍內。
上述電阻轉換區域的變異性，大幅降低了導電橋 接式隨機存取記憶體的效能穩定性與產品生命週期。因此，仍有需要對導電橋接式隨機存取記憶體進行改良。
本揭露之一實施例提供一種導電橋接式隨機存取 記憶體，包括：底電極層形成於半導體基板上；電阻轉態層形 成於底電極層上；阻障層形成於電阻轉態層上；頂電極層形成於阻障層上；以及高導熱材料層形成於底電極層與阻障層之間，其中高導熱材料層的導熱係數為70-5000(W/mK)。
為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，作詳細說明如下：
100A、100B、200‧‧‧導電橋接式隨機存取記憶體
110‧‧‧半導體基板
120‧‧‧底電極層
130‧‧‧高導熱材料層
140‧‧‧電阻轉態層
150‧‧‧阻障層
160‧‧‧頂電極層
170‧‧‧黏著層
180‧‧‧導電層
第1A圖為一些實施例之導電橋接式隨機存取記憶體的剖面示意圖。
第1B圖為第1A圖之導電橋接式隨機存取記憶體的變化例。
第2圖為另一些實施例之導電橋接式隨機存取記憶體的剖面示意圖。
第3A-3C圖繪示出比較例及實施例1-2之導電橋接式隨機存取記憶體之形成電壓實驗結果。
第4A-4C圖繪示出比較例及實施例1-2之導電橋接式隨機存取記憶體之電阻轉態電壓-電流曲線圖。
第5圖繪示出比較例及實施例1-2之導電橋接式隨機存取記憶體之操作電壓實驗結果。
第6A-6C圖繪示出比較例及實施例1-2之導電橋接式隨機存取記憶體之耐久性測試實驗結果。
第7圖繪示出實施例1之導電橋接式隨機存取記憶體之高溫操作資料維持能力實驗結果。
為使本發明之上述和其他目的、特徵、優點能更 明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。
本揭露提供一種導電橋接式隨機存取記憶體及其 製造方法，第1A圖為一些實施例之導電橋接式隨機存取記憶體100A的剖面示意圖。
請參照第1A圖，提供半導體基板110。半導體基板 110可包括塊材半導體基板(例如，矽基板)、化合物半導體基板(例如，IIIA-VA族半導體基板)、絕緣層上覆矽(silicon on insulator,SOI)基板或其他合適之基板。在本實施例中，半導體基板110為矽基板。基板110可為經摻雜或未經摻雜的半導體基板。在一些實施例中，半導體基板110可更包括：含有矽及金屬層的閘極結構、含有多晶矽及磊晶矽的插塞接觸平台結構(plug contact landing structure)、其他合適之含矽結構或上述結構之組合。
接著，形成底電極層120於半導體基板110上。底 電極層120與後續形成的頂電極層160可用於施加電壓，以將導電橋接式隨機存取記憶體100A轉換成不同的電阻狀態。底電極層120可包括合適的導電材料。在一些實施例中，底電極層120可包括鈦、氮化鈦、白金、鋁、鎢、銥、氧化銥、釕、鉭、氮化鉭、鎳、鉬、鋯、銦錫氧化物、重摻雜矽半導體或上述之組合。可利用合適的製程形成底電極層120，包括濺鍍(sputtering)製程、原子層沉積(ALD)製程、化學氣相沉積(CVD)製程、蒸鍍(evaporation)製程或上述之組合。若底電極層120的厚度太 薄，則因導電性太差而無法用以施加電壓。反之，若底電極層120的厚度太厚，則將不利於裝置的小型化且提高成本。在一些實施例中，底電極層120的厚度為1-5000nm。在另一些實施例中，底電極層120的厚度為1-2000nm。在又一些實施例中，底電極層120的厚度為10-500nm。
請參照第1A圖，接著形成高導熱材料層130於底電 極層120上。在一些實施例中，高導熱材料層130的導熱係數為70-5000(W/mK)。在另一些實施例中，高導熱材料層的導熱係數為170-280(W/mK)。在又一些實施例中，高導熱材料層的導熱係數為170-190(W/mK)。高導熱材料層130可包括氮化物、氧化物、碳化物、金屬、合金或上述之組合。在一些實施例中，高導熱材料層130可包括氮化鋁、氧化鈹、金、白金、鎳、鎢、鐵、鋅、石墨、奈米碳管或上述之組合。可利用合適的製程形成高導熱材料層130，包括濺鍍製程、原子層沉積製程、化學氣相沉積製程、蒸鍍製程、高溫爐管沉積製程或上述之組合。 當後續形成的導電橋接式隨機存取記憶體進行高電阻狀態與低電阻狀態的轉換時，由於有高導熱材料層130的存在，因而能夠將電阻轉換區域(即，金屬細絲形成或斷裂的區域)有效地控制在特定的範圍內，此部分將於下文中詳細討論。
接著，形成電阻轉態層140於高導熱材料層130 上。當後續施加寫入電壓時，源自於頂電極層160的金屬離子進入電阻轉態層140中而形成金屬細絲導電路徑。如此一來，電阻轉態層140的電阻值下降，導電橋接式隨機存取記憶體由高電阻狀態轉換成為低電阻狀態。反之，當施加抹除電壓時， 金屬離子自電阻轉態層140回到頂電極層160中而使金屬細絲導電路徑斷裂或消失。如此一來，電阻轉態層140的電阻值上升，導電橋接式隨機存取記憶體由低電阻狀態轉換成為高電阻狀態。
若電阻轉態層140的厚度太薄，則高電阻狀態的電 阻值太低，容易造成裝置操作時的錯誤。反之，若電阻轉態層140的厚度太厚，則不利於導電橋接式隨機存取記憶體由高電阻狀態轉換成為低電阻狀態。在一些實施例中，電阻轉態層140的厚度為1-1000nm。在另一些實施例中，電阻轉態層140的厚度為1-500nm。在又一些實施例中，電阻轉態層140的厚度為5-300nm。
電阻轉態層140可由介電材料所形成，例如氧化 物、氮化物、硫化物或上述之組合。在一些實施例中，電阻轉態層140可包括：氧化鋰、氧化鈉、氧化鉀、氧化銣、氧化銫、氧化鈹、氧化鎂、氧化鈣、氧化鍶、氧化鋇、氧化鈧、氧化釔、氧化鈦、氧化鋯、氧化鉿、氧化釩、氧化鈮、氧化鉭、氧化鉻、氧化鉬、氧化鎢、氧化鉻、氧化錳、氧化鐵、氧化鈷、氧化錸、氧化鎳、氧化鈀、氧化鉑、氧化銅、氧化銀、氧化金、氧化鋅、氧化鎘、氧化硼、氧化鋁、氧化鎵、氧化銦、氧化鉈、氧化矽、氧化鍺、氧化錫、氧化鉛、氧化銻、氧化鉍、氧化碲、氮化鋰、氮化鈉、氮化鉀、氮化銣、氮化銫、氮化鈹、氮化鎂、氮化鈣、氮化鍶、氮化鋇、氮化鈧、氮化釔、氮化鈦、氮化鋯、氮化鉿、氮化釩、氮化鈮、氮化鉭、氮化鉻、氮化鉬、氮化鎢、氮化鉻、氮化錳、氮化鐵、氮化鈷、氮化錸、氮化鎳、氮化鈀、氮化鉑、 氮化銅、氮化銀、氮化金、氮化鋅、氮化鎘、氮化硼、氮化鋁、氮化鎵、氮化銦、氮化鉈、氮化矽、氮化鍺、氮化錫、氮化鉛、氮化銻、氮化鉍、氮化碲、硫化鋰、硫化鈉、硫化鉀、硫化銣、硫化銫、硫化鈹、硫化鎂、硫化鈣、硫化鍶、硫化鋇、硫化鈧、硫化釔、硫化鈦、硫化鋯、硫化鉿、硫化釩、硫化鈮、硫化鉭、硫化鉻、硫化鉬、硫化鎢、硫化鉻、硫化錳、硫化鐵、硫化鈷、硫化錸、硫化鎳、硫化鈀、硫化鉑、硫化銅、硫化銀、硫化金、硫化鋅、硫化鎘、硫化硼、硫化鋁、硫化鎵、硫化銦、硫化鉈、硫化矽、硫化鍺、硫化錫、硫化鉛、硫化銻、硫化鉍、硫化鍶、硫化碲或上述之組合。可利用合適的製程形成電阻轉態層140，包括濺鍍製程、原子層沉積製程、化學氣相沉積製程、蒸鍍製程、高溫爐管沉積製程或上述之組合。
接著，形成阻障層150於電阻轉態層140上。阻障 層150可避免過多的金屬離子(源自於頂電極層160)進入電阻轉態層140，因而提升裝置的耐久性。再者，阻障層150可增加後續形成的頂電極層160與電阻轉態層140的附著力，以避免發生脫層。
若阻障層150的厚度太薄，則頂電極層160與電阻 轉態層140的附著力太弱，容易發生脫層。反之，若阻障層150的厚度太厚，則金屬離子受到阻障而無法進入電阻轉態層140中，將造成導電橋接式隨機存取記憶體無法由高電阻狀態轉換成為低電阻狀態。在一些實施例中，阻障層150的厚度為0.1-50nm。在一些實施例中，阻障層150的厚度為1-20nm。在另一些實施例中，阻障層150的厚度為1-10nm。
阻障層150可包括合適的導電材料。在一些實施例 中，阻障層150可包括鈦、鈦鎢合金、氮化鈦、鎢、釕、鉭、鉭鎢合金、氮化鉭或上述之組合。可利用合適的製程形成阻障層150，包括濺鍍製程、原子層沉積製程、化學氣相沉積製程、蒸鍍製程、高溫爐管沉積製程或上述之組合。須說明的是，在其他一些實施例中，若沒有上述脫層及過多金屬離子進入的問題抑或是可以克服之，阻障層亦可省去。
接著，形成頂電極層160於阻障層150上。頂電極 層160與底電極層120的功能可用於施加電壓，以將導電橋接式隨機存取記憶體100A轉換成不同的電阻狀態。頂電極層160的形成方法及厚度可與底電極層120的形成方法及厚度相同或相似，在此不再詳述。
此外，頂電極層160可提供金屬離子，以在電阻轉 態層140中形成金屬細絲導電路徑。因此，頂電極層160可包括合適的金屬、合金或上述之組合。在一些實施例中，頂電極層160可包括銅、金、銀、碲、銅鋰合金、銅鈉合金、銅鉀合金、銅銣合金、銅銫合金、銅鈹合金、銅鎂合金、銅鈣合金、銅鍶合金、銅鋇合金、銅鈧合金、銅釔合金、銅鈦合金、銅鋯合金、銅鉿合金、銅釩合金、銅鈮合金、銅鉭合金、銅鉻合金、銅鉬合金、銅鎢合金、銅鉻合金、銅錳合金、銅鐵合金、銅鈷合金、銅錸合金、銅鎳合金、銅鈀合金、銅鋅合金、銅鎘合金、銅硼合金、銅鋁合金、銅鎵合金、銅銦合金、銅鉈合金、銅矽合金、銅鍺合金、銅錫合金、銅鉛合金、銅銻合金、銅鉍合金、銅碲合金或上述之組合。
在習知的導電橋接式隨機存取記憶體中，轉換到 低電阻狀態(Low Resistance State,LRS)時，金屬細絲導電路徑會隨機地產生於介電層中；轉換到高電阻狀態(High Resistance State,HRS)時，金屬離子又回到上層電極中。由於每次轉換到低電阻狀態時，都是隨機地產生金屬細絲導電路徑，因此每次轉態時所產生的金屬細絲導電路徑之位置及粗細皆不相同且無法控制，導致操作電壓的變異性很大且裝置穩定性差。再者，當產生較粗的金屬細絲導電路徑時，就可能造成金屬無法完全回到上層電極中，進而導致無法轉換回高電阻狀態。換言之，經過多次轉態後，習知的導電橋接式隨機存取記憶體將無法繼續轉態，因此其裝置耐久性不佳。
本案發明人發現在電阻轉態層上方或下方加入一 層具有高導熱係數的高導熱材料層，能夠有效降低電阻轉換過程中寫入電壓與抹除電壓的大小及其變異性，並且提升導電橋接式隨機存取記憶體的耐久性(endurance)。據此，本案發明人推論當有大電流流經電阻轉態層時，可在與高導熱材料層鄰近的電阻轉態層中產生一特定高溫區，並且可以將金屬細絲的斷裂及形成有效地控制在此特定高溫區中。換言之，金屬細絲的斷裂及形成並非隨機發生於整個電阻轉態層中，而是發生在特定的區域中。如此一來，導電橋接式隨機存取記憶體每一次轉換電阻狀態時，金屬細絲導電路徑的變異性較小，亦即，裝置的穩定性較佳。因此，裝置的耐久性亦得以大幅改善。
此外，本案發明人發現高導熱材料層的厚度、導電性及高導熱材料層與電阻轉態層的導熱係數之差值皆為影 響導電橋接式隨機存取記憶體表現的重要參數。這些參數將於下文中詳細討論。
應注意的是，高導熱材料層的厚度應控制在適當 的範圍之內。若高導熱材料層的厚度太薄，則無法產生明顯的特定高溫區，因而無法改善裝置的穩定性及耐久性。反之，若高導熱材料層的厚度太厚，則可能會導致裝置整體的導電性變差，因而需要較高的形成電壓才能夠使導電橋接式隨機存取記憶體自元件初始狀態轉換至低電阻狀態。在一些實施例中，高導熱材料層的厚度為1-1000nm。在另一些實施例中，高導熱材料層的厚度為1-100nm。在又一些實施例中，高導熱材料層的厚度為2-20nm。
再者，若高導熱材料層具有高導電性，則可以減 少或消除高導熱材料層對於裝置整體導電性的影響，因此可避免形成電壓變高。在一些實施例中，高導熱材料層的電導率為9×106-1×108S/m。在一些實施例中，高導熱材料層的電導率為5×10-15-5×10-14S/m。
再者，若高導熱材料層與電阻轉態層的導熱係數 之差值太小，則無法產生明顯的特定高溫區，因而無法改善裝置的穩定性及耐久性。在一些實施例中，高導熱材料層與電阻轉態層的導熱係數之差值為大於50(W/mK)。
此外，若高導熱材料層與電阻轉態層的熱膨脹係數之差值太大，則當形成上述特定高溫區時，容易發生脫層。在一些實施例中，高導熱材料與電阻轉態層的線性熱膨脹係數(CLTE)之差值小於或等於50×10-6(1/K)。
第1B圖為第1A圖的變化例。第1B圖的導電橋接式 隨機存取記憶體100B與第1A圖相似，差別在於高導熱材料層130形成於電阻轉態層140之上。
第2圖為另一些實施例之導電橋接式隨機存取記 憶體200的剖面示意圖。第2圖與第1A圖相似，差別在於在形成底電極層120之前，先形成黏著層170及導電層180於半導體基板110之上。
請參照第2圖，先形成黏著層170於半導體基板110 上，接著形成導電層180於黏著層170上。導電層180可當作佈線層，使導電橋接式隨機存取記憶體200電性連接至另一個導電橋接式隨機存取記憶體200或其他裝置。導電層180可為單層或多層的導電層。導電層180可包括金屬、合金、金屬化合物、其他合適的導電材料或上述之組合。在一些實施例中，導電層180為白金層。在一些實施例中，導電層180為一層白金層形成於一層鈦層上的雙層結構。導電層180的形成方法及厚度可與底電極層120的形成方法及厚度相同或相似，在此不再詳述。
黏著層170可增加導電層180與半導體基板110的 附著力，避免脫層。黏著層170可包括氧化物、氮化物、氮氧化物或上述之組合。黏著層170的形成方法及厚度可與電阻轉態層140的形成方法及厚度相同或相似，在此不再詳述。
【比較例：不具高導熱材料層之CBRAM】
首先對矽基板實施RCA清潔步驟，並實施高溫爐管製程，於矽基板上成長厚度為200nm的二氧化矽薄膜作為黏著層。接著，實施電子束蒸鍍製程，成長厚度為20nm的鈦薄膜 及厚度為30nm的白金薄膜做為導電層。接著，實施原子層沉積製程，以四二甲胺基化鈦(tetrakis(dimethylamino)titanium,TDMAT,Ti(N(CH3)2)4)當作前驅物，利用氮氣電漿與TDMAT反應，在沉積溫度為250℃且工作壓力為0.3Torr的環境下，於白金薄膜上成長厚度為10nm的氮化鈦(TiN)薄膜作為底電極層。 接著，實施交流磁控濺鍍製程，於氮化鈦薄膜上成長厚度為20nm的二氧化鋯(ZrO2)薄膜作為電阻轉態層，成長的溫度為200℃、電漿功率密度為1.05W/cm2、工作壓力為10mTorr、氣體流量為18sccm(氬氣：氧氣=12：6)。接著，實施真空濺鍍製程，沉積厚度為2.5nm的鈦鎢合金薄膜當作阻障層，並沉積厚度為200nm的銅金屬薄膜作為頂電極層。最後，利用傳統曝光微影與技術，將元件定義成面積大小為5μm×5μm的交叉結構(cross bar)，以完成導電橋接式隨機存取記憶體的製備。
【實施例1：具高導熱材料層(AlN)的CBRAM】
在實施例1中，在成長作為底電極層的氮化鈦薄膜之後，實施原子層沉積製程，以三甲基鋁(trimethylaluminum,TMA,(CH3)3Al)當作前驅物，利用氮氣電漿與TMA反應，在沉積溫度為250℃且工作壓力為0.3Torr的環境下，成長厚度為2nm的氮化鋁薄膜作為高導熱材料層。除高導熱材料層的形成步驟之外，其他所有各層材料與製程步驟皆與比較例相同，在此不再詳述。
【實施例2：具高導熱材料層(W)的CBRAM】
在實施例2中，在成長作為底電極層的氮化鈦薄膜之後，實施濺鍍製程，在工作壓力為7.6×10-3Torr、氣體流量為 24sccm氬氣的環境下，成長厚度為3nm的鎢(W)薄膜作為高導熱材料層。除高導熱材料層的形成步驟之外，其他所有各層材料與製程步驟皆與比較例及實施例1相同，在此不再詳述。
第3A-3C圖分別繪示出比較例、實施例1及實施例2 之導電橋接式隨機存取記憶體之形成電壓實驗結果。藉由第3A-3C圖可了解導電橋接式隨機存取記憶體之低電阻狀態的形成過程(forming process)。此形成過程的操作為施加一正電壓於頂電極層(銅金屬薄膜)上，且底電極層(氮化鈦薄膜)電性接地。在形成過程中，電流隨著施加電壓的增加而增加。當電流上升至限電流值時，此時所施加的電壓值即為形成電壓(forming voltage)。當施加的電壓大於形成電壓時，導電橋接式隨機存取記憶體的電阻值由初始的高電阻狀態(High Resistance State,HRS)轉換到低電阻狀態(Low Resistance State,LRS)。如第3A-3C圖所示，比較例、實施例1及實施例2之形成電壓分別為約5.1V、約5.8V及約4.7V。由此可知，加入不具有高導電性的高導熱材料層將提高導電橋接式隨機存取記憶體的形成電壓。因此，若選擇導電性較佳的高導熱材料層，則可以減少或消除高導熱材料層對於裝置整體導電性的影響。如第3C圖所示，當使用具有高導電性的鎢作為高導熱材料層，可避免形成電壓變高，甚至有可能使形成電壓低於比較例的形成電壓。
第4A-4C圖分別繪示出比較例、實施例1及實施例2之導電橋接式隨機存取記憶體之電阻轉態電壓-電流曲線圖。藉由第4A-4C圖可了解導電橋接式隨機存取記憶體之高電阻狀 態與低電阻狀態的轉態過程(switching process)。此轉態過程的操作為施加一特定正電壓於頂電極層(銅金屬薄膜)上，施加電壓為自0V逐漸增加到上述特定正電壓，之後將施加電壓為自上述特定正電壓逐漸降低到0V，如此即完成一次的高電阻狀態轉態到低電阻狀態的轉態過程。之後，施加一特定負電壓於頂電極層上，施加電壓為自0V逐漸降低到上述特定負電壓，之後將施加電壓為自上述特定負電壓逐漸增加到0V，如此即完成一次的低電阻狀態轉態到高電阻狀態的轉態過程。在第4A圖中，轉態過程中所施加的上述特定正電壓與上述特定負電壓分別為5V與-3V。在第4B圖中，轉態過程中所施加的上述特定正電壓與上述特定負電壓分別為1.5V與-1.8V。在第4C圖中，轉態過程中所施加的上述特定正電壓與上述特定負電壓分別為3V與-2.5V。此外，第4A-4C圖繪示出多次轉態過程的疊圖結果。
請參照第4A圖，比較例的導電橋接式隨機存取記 憶體之電阻轉態電壓-電流曲線圖並未彼此重疊，代表其每次轉態過程的操作電壓(Vop,c)皆不相同，亦即，操作電壓的變異性大。請參照第4B圖，實施例1的導電橋接式隨機存取記憶體之電阻轉態電壓-電流曲線圖彼此接近且重疊，代表其每次轉態過程的操作電壓(Vop,E1)皆相同或相近，亦即，操作電壓的變異性小。請參照第4C圖，實施例2的導電橋接式隨機存取記憶體在每次的轉態過程中的操作電壓(Vop,E2)亦為相同或相近。由此可知，加入高導熱材料層能夠大幅降低導電橋接式隨機存取記憶體之操作電壓的變異性。換言之，能夠大幅提升導電橋接 式隨機存取記憶體裝置的操作穩定性。
第5圖繪示出比較例、實施例1及實施例2之導電橋接式隨機存取記憶體之操作電壓實驗結果。對比較例的導電橋接式隨機存取記憶體而言，寫入電壓(writing voltage)的範圍為約0.8V到約4.3V，平均寫入電壓為約3V；而抹除電壓(erasing voltage)範圍為約-0.5V到約-3V，平均抹除電壓為約-1.4V。對實施例1的導電橋接式隨機存取記憶體而言，寫入電壓的範圍為約0.5V到約0.7V，平均寫入電壓為約0.6V；而抹除電壓範圍為約-0.4V到約-0.6V，平均抹除電壓為約-0.5V。對實施例2的導電橋接式隨機存取記憶體而言，寫入電壓的範圍為約1.7V到約2.2V，平均寫入電壓為約1.8V；而抹除電壓範圍為約-1.8V到約-2.4V，平均抹除電壓為約-2.2V。由此可知，加入高導熱材料層能夠降低導電橋接式隨機存取記憶體之寫入電壓與抹除電壓，因而提升裝置效能。再者，此實驗結果亦可再次證明，加入高導熱材料層能夠大幅降低導電橋接式隨機存取記憶體之操作電壓的變異性(亦即，能夠大幅提升裝置的操作穩定性)。依據上述實驗結果，本案發明人推論，降低操作電壓及其變異性的原因在於高導熱係數材料可有效控制金屬細絲形成與斷裂的位置(即，上文所述之特定高溫區)。
第6A-6C圖分別繪示出比較例、實施例1及實施例2之導電橋接式隨機存取記憶體之耐久性測試實驗結果。第6A-6C圖分別是採用第4A-4C圖的實驗條件，進行多次的轉態過程，並且在每一次的轉態過程中，分別讀取高電阻狀態與低電阻狀態在讀取電壓為-0.3V時的電流值。再者，高電阻狀態 與低電阻狀態的電阻值比例(RH/RL)也可依讀取到的電流值計算而得。
應注意的是，在同一次的轉態過程中，高電阻狀 態與低電阻狀態的電阻值比例(RH/RL)應維持在一特定的範圍內。若電阻值比例(RH/RL)太小，則容易發生預期之外的轉態，導致裝置操作時的錯誤；反之，若電阻值比例(RH/RL)太大，則操作電壓(Vop)的變異性會明顯增加，因而導致裝置的穩定性變差。在一些實施例中，電阻值比例(RH/RL)的範圍為約10-1000。
請參照第6A圖，對比較例的導電橋接式隨機存取 記憶體而言，僅操作不到100次的轉態過程就無法讀取到高電阻狀態的電流值。換言之，在不到100次的轉態過程之後即無法再由低電阻狀態轉換至高電阻狀態，亦即裝置失效。請參照第6B圖，對實施例1的導電橋接式隨機存取記憶體而言，操作超過15,000次的轉態過程，仍可維持電阻比(RH/RL)大於10倍。 請參照第6C圖，對實施例2的導電橋接式隨機存取記憶體而言，操作超過600次的轉態過程，仍可維持電阻比(RH/RL)大於10倍。由此可知，加入高導熱材料層能夠大幅提升導電橋接式隨機存取記憶體之耐久性。
第7圖繪示出實施例1之導電橋接式隨機存取記憶 體之高溫操作資料維持能力實驗結果。此資料維持能力測試的操作是將導電橋接式隨機存取記憶體自高電阻狀態轉換至低電阻狀態後，放置於85度的環境中，每隔一段時間讀取在讀取電壓為-0.3V時的電流值，並藉由所讀取到的電流值計算低電阻狀態的電阻值。之後，再將導電橋接式隨機存取記憶體自低 電阻狀態轉換至高電阻狀態後，放置於85度的環境中，每隔一段時間讀取在讀取電壓為-0.3V時的電流值，並藉由所讀取到的電流值計算高電阻狀態的電阻值。如第7圖所示，在85度高溫下放置105秒後，仍可正確讀取資料，且裝置的記憶特性並未產生劣化。再者，在85度高溫下放置105秒後，高電阻狀態與低電阻狀態的電阻值比例(RH/RL)仍可維持大於100。
綜上所述，本揭露所提供之導電橋接式隨機存取 記憶體的優點在於加入高導熱材料層，藉此將電阻轉換區域(即，金屬細絲形成或斷裂的區域)有效地控制在特定的範圍內，因而能夠大幅提升裝置的穩定性及耐久性。再者，本揭露所提供之導電橋接式隨機存取記憶體之製造方法可輕易地整合至既有的導電橋接式隨機存取記憶體製程中，而不需額外更換或修改生產設備。可在不增加製程複雜度及生產成本的前提下，有效地改善提升裝置的穩定性及耐久性，進而有助於提升記憶體裝置的穩定性及產品生命週期。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100A‧‧‧導電橋接式隨機存取記憶體
110‧‧‧半導體基板
120‧‧‧底電極層
130‧‧‧高導熱材料層
140‧‧‧電阻轉態層
150‧‧‧阻障層
160‧‧‧頂電極層

Claims (10)

  1. 一種導電橋接式隨機存取記憶體，包括：一半導體基板；一底電極層，形成於該半導體基板上；一電阻轉態層，形成於該底電極層上；一阻障層，形成於該電阻轉態層上；一頂電極層，形成於該阻障層上；以及一高導熱材料層，形成於該底電極層與該阻障層之間，其中該高導熱材料層的導熱係數為70-5000(W/mK)。
  2. 如申請專利範圍第1項所述之導電橋接式隨機存取記憶體，其中該高導熱材料層形成於該底電極層與該電阻轉態層之間。
  3. 如申請專利範圍第1項所述之導電橋接式隨機存取記憶體，其中該高導熱材料層形成於該電阻轉態層與該阻障層之間。
  4. 如申請專利範圍第1項所述之導電橋接式隨機存取記憶體，其中該高導熱材料層包括氮化物、氧化物、碳化物、金屬、合金或上述之組合。
  5. 如申請專利範圍第4項所述之導電橋接式隨機存取記憶體，其中該高導熱材料層包括氮化鋁、氧化鈹、金、白金、鎳、鎢、鐵、鋅、石墨、奈米碳管或上述之組合。
  6. 如申請專利範圍第1項所述之導電橋接式隨機存取記憶體，其中該高導熱材料層的厚度為1-1000nm。
  7. 如申請專利範圍第1項所述之導電橋接式隨機存取記憶 體，其中該電阻轉態層的導熱係數小於該高導熱材料層的導熱係數，且該高導熱材料與該電阻轉態層的導熱係數之差值大於50(W/mK)。
  8. 如申請專利範圍第1項所述之導電橋接式隨機存取記憶體，其中該高導熱材料層的電導率為9×106-1×108S/m。
  9. 如申請專利範圍第1項所述之導電橋接式隨機存取記憶體，其中該高導熱材料層的電導率為5×10-15-5×10-14S/m。
  10. 如申請專利範圍第1項所述之導電橋接式隨機存取記憶體，其中該高導熱材料與該電阻轉態層的線性熱膨脹係數(CLTE)之差值小於或等於50×10-6(1/K)。
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