TW201517338A - 電阻式記憶體裝置及其製作方法 - Google Patents

Abstract

一種電阻式記憶體裝置，包括：一基板；一下電極，位於基板上方；一下電阻轉態層，位於下電極上；一界面層，位於下電阻轉態層與下電極間；一上電阻轉態層，位於下電阻轉態層上；及一上電極，位於上電阻轉態層上。

Description

電阻式記憶體裝置及其製作方法

本發明係有關於一種半導體裝置及其製作方法，特別是關於一種電阻式記憶體及其製作方法。

近年來，由於快閃記憶體(Flash memory)面臨到微縮物理極限與操作電壓過大等問題，因此，具簡單結構、小面積、操作速度快與低功率消耗的電阻式記憶體裝置(Resistive random access memory，簡稱RRAM)極有可能取代傳統的快閃記憶體，成為下世代非揮發性記憶體的主流。

電阻式記憶體係利用電阻值改變來達到記憶效應，電阻式記憶體的轉態機制為利用氧空缺(oxygen vacancies)或氧離子(oxygen ions)移動來形成傳導路徑(conductive filament)，利用外在施加電壓極性與電流值，促使傳導路徑斷裂與再生成的現象，造成電阻值的差異。

電阻式記憶體具有低電壓操作、低功率消耗、高密度堆積結構等極佳的記憶體操作特性，但是，電阻式記憶體在執行耐久度(endurance)或重複寫入/抹除(program/Erase)時的高、低電阻狀態會產生變動(variation)，使電阻式記憶體的高、低阻態電阻值無法維持穩定的狀態，容易造成記憶狀態判讀錯誤，成為電阻式記 憶體實現量產的阻礙。

根據上述，業界需要一可解決上述問題之電阻式記憶體及相關製作方法。

根據上述，本發明提供一種電阻式記憶體裝置，包括：一基板；一下電極，位於基板上方；一下電阻轉態層，位於下電極上；一界面層，位於下電阻轉態層與下電極間；一上電阻轉態層，位於下電阻轉態層上；及一上電極，位於上電阻轉態層上。

本發明提供一種電阻式記憶體裝置之製作方法，包括：提供一基板；形成一下電極於基板上方；形成一下電阻轉態層於下電極上；進行一退火製程，於下電極和下電阻轉態層間形成一界面層；形成一上電阻轉態層於下電阻轉態層上；及形成一上電極於上電阻轉態層上。

102‧‧‧基板

104‧‧‧絕緣層

106‧‧‧附著層

108‧‧‧導電層

110‧‧‧下電極

112‧‧‧電阻轉態層

114‧‧‧上電極

115‧‧‧氧空缺

116‧‧‧界面層

118‧‧‧下電阻轉態層

120‧‧‧上電阻轉態層

122‧‧‧導電路徑

124‧‧‧導電路徑

第1圖顯示一電阻式記憶體之剖面圖。

第2圖顯示第1圖電阻式記憶體之寫入與抹除電壓之耐久度測試電流和循環次數關係圖。

第3圖描述本發明一實施例之電阻式記憶體之剖面圖。

第4A~4C圖顯示本發明一實施例電阻式記憶體之轉態機制。

第5圖顯示本發明一實施例電阻式記憶體之電壓電流關係圖。

第6圖顯示一比較例電阻式記憶體之電壓電流關係圖。

第7圖顯示本發明一實施例之電阻式記憶體施加偏壓連續循環100次的電壓電流關係圖。

第8圖顯示本發明一實施例之電阻式記憶體結構在施予直流寫入與抹除電壓之耐久度測試分佈圖。

第9圖為本發明一實施例之電阻式記憶體結構施予交流寫入與抹除電壓之耐久度測試電流和循環次數關係圖。

第10圖為本發明一實施例之電阻式記憶體之保久度測試曲線圖。

第11圖為本發明一實施例之電阻式記憶體結構之非破壞性讀取測試曲線圖。

以下詳細討論實施本發明之實施例。可以理解的是，實施例提供許多可應用的發明概念，其可以較廣的變化實施。所討論之特定實施例僅用來發明使用實施例的特定方法，而不用來限定發明的範疇。為讓本發明之特徵能更明顯易懂，下文特舉實施例，並配合所附圖式，作詳細說明如下：以下根據第1圖描述一電阻式記憶體之製作方法。請參照第1圖，提供一矽之基板102，形成一二氧化矽之絕緣層104於基板102上。接著，形成鈦之附著層106於絕緣層104上，形成一鉑之導電層108於附著層106上。形成氮化鈦之下電極110於導電層108上。形成二氧化鉿之電阻轉 態層於下電極110上。形成氮化鉭之上電極114於電阻轉態層112上。第2圖顯示第1圖電阻式記憶體之寫入與抹除電壓之耐久度測試。如第2圖所示，此電阻式記憶體裝置之高電阻和低電阻狀態之阻值變動太大，且高電阻和低電阻之區間不明顯，顯示其耐久度測試並不理想。

根據上述，本發明於一實施例提供一電阻式記憶體裝置，其具有兩層電阻轉態層，且對下電阻轉態層進行退火，於下電極和下電阻轉態層間形成一界面層。

以下根據第3圖描述本發明一實施例之電阻式記憶體之製作方法。請參照第3圖，提供一基板102，基板102上方可以形成任何所需的半導體裝置，例如電晶體、電阻、邏輯裝置等，不過此處為了簡化圖式，僅以平整的基板102表示之。在本發明的敘述中，「基板」一詞係包括半導體晶圓上已形成的裝置與覆蓋在晶圓上的各種塗層；「基板表面」一詞係包括半導體晶圓的所露出的最上層，例如矽晶圓表面、絕緣層、金屬導線等。基板可以是絕緣層上有矽基板、矽、砷化鎵、氮化鎵、應變矽、矽鍺、碳化矽、鑽石及/或其它材料。

形成一絕緣層104於基板102上，在一些實施例中，絕緣層104為氧化矽或氮化矽，在一些範例中，絕緣層104為氧化矽。絕緣層104可以利用熱氧化法於爐管中形成，絕緣層104之厚度可以為100nm~300nm。其後，形成一附著層106和一導電層108於絕緣層104上。附著層106可包括鈦、氮化鈦、鉭或氮化鉭，導電層108可包括鉑、鈦、氮 化鈦、鋁、鎢、銥、氧化銥、釕、鉭、氮化鉭、鎳、鉬、鋯、銦錫氧化物或鋁矽銅合金。在一些範例中，附著層106為鈦，導電層108為鉑。附著層106和導電層108可利用交流磁控濺鍍法、直流濺鍍法、原子層沉積系統或電子束蒸鍍法形成。

其後，形成一下電極110於導電層108上。下電極110可以為鈦、氮化鈦、鋁、鎢、銥、氧化銥、釕、鉭、氮化鉭、鎳、鉬、鋯、銦錫氧化物或重摻雜矽半導體。下電極110可利用交流磁控濺鍍法、原子層沉積系統或電子束蒸鍍法形成。下電極110之厚度可以為1nm~500nm，較佳為10nm~50nm。在一些實施例中，下電極110為氮化鈦。在一些範例中，下電極110可以利用一原子層沉積系統，以四二甲胺基化鈦(TDMAT)當作前驅物，利用氮氣電漿與四二甲胺基化鈦反應形成。

後續，形成一下電阻轉態層118於下電極110上在一些實施例中，下電阻轉態層118為二氧化鉿、氧化鋁、二氧化鈦、二氧化鋯、氧化錫或氧化鋅。下電阻轉態層118可利用交流濺鍍沉積形成，其溫度可為100℃~500℃。下電阻轉態層118之厚度可以為1nm~100nm。

後續，對下電阻轉態層118進行一氧氣氣氛下之退火處理之步驟，形成位於下電極110和下電阻轉態層118間之界面層116。界面層116之厚度可為1nm~10nm。退火處理之溫度可以為200℃~600℃。退火處理之可使用爐管、快速熱退火裝置或可升溫的濺鍍機台中進行，退火處 理之氧氣流量可以為約10sccm至約50sccm，壓力可以為約0.1Torr至約0.5Torr，製程時間可以為約10分至約60分。界面層116可以為退火處理中氧與下電極110反應形成之層。在另一實施例中，界面層116可以為退火處理中下電阻轉態層118與下電極110反應形成之層。在下電極為氮化鈦之範例中，界面層116可以為氮氧化鈦。

本發明不特別限定於下電阻轉態層118後進行退火處理之步驟，在一實施例中，退火處理可以在形成下電極110之後，於形成下電阻轉態層118之前進行。且可於形成下電阻轉態層118之後，進行一額外的退火步驟。更甚者，本發明不限定於氧氣氣氛下進行上述退火步驟，本發明於另一實施例中可於氮氣或其他氣體(例如氨氣或一氧化二氮氣體)之氣氛下進行。

其後，形成一上電阻轉態層120於下電阻轉態層上118。在一些實施例中，上電阻轉態層120為二氧化鉿、氧化鋁、二氧化鈦、二氧化鋯、氧化錫或氧化鋅。上電阻轉態層120可利用交流濺鍍沉積形成，其溫度可為100℃~500℃。在一些實施例中，上電阻轉態層120為二氧化鋯(ZrO₂)。上電阻轉態層120之厚度可以為1nm~100nm。

接著，形成一上電極114於上電阻轉態層120上。上電極114可以為鈦、氮化鈦、鋁、鎢、銥、氧化銥、釕、鉭、氮化鉭、鎳、鉬、鋯或銦錫氧化物。上電極114可以交流磁控濺鍍法、直流濺鍍法、原子層沉積系統或電子束蒸鍍法形成。上電極114之厚度可以為1nm~1000nm， 較佳為10nm~50nm。上電極114可使用微影製程進行圖案化。

以下根據第4A~4C圖並搭配第5圖之電壓電流關係圖說明本發明一實施例電阻式記憶體之轉態機制。首先，請參照第4A圖，在下電阻轉態層118和上電阻轉態層120形成後，且未施加電壓前，下電阻轉態層118和上電阻轉態層120中包括氧空缺115，但沒有形成傳導路徑(或稱為導電絲(conductive filament))。後續，請參照第4B圖和第5圖，施加負直流偏壓於下電極110，且上電極114接地時，電流會隨著電壓增加而上升，當電流上升至限電流值(compliance current)(1mA)時，其偏壓值為第一次形成電壓(forming voltage)，此時該裝置電阻值由原本高電阻的初始狀態(initial state)轉換到高電阻狀態(high resistance state，簡稱HRS)。此為第一次形成過程，於上電阻轉態層120中形成導電路徑122，且由於界面層116較緻密，其中並未形成導電路徑，因此導致裝置尚未到達低電阻狀態(low resistance state，簡稱LRS)。

接著請參照第4C圖和第5圖，對裝置施予正偏壓操作(亦即施加正直流偏壓於下電極110，且上電極114接地)，電流會隨著電壓增加而上升，當電流上升至限電流值(compliance current)(1mA)時，其偏壓值為第二次形成電壓，此時該裝置之界面層116中產生導電路徑124，使得裝置之電阻值由高電阻狀態轉換到低電阻狀態。

之後進行負偏壓操作，於下電極施加偏壓從0 V連續變化到-1V，當施加偏壓到達-1V時，電流值開始下降，顯示出裝置的電阻值隨著負偏壓的增高而上升。當持續施加負偏壓到達-1.8V之後，裝置具有較高的電阻值，之後將施加的偏壓由-2V變化至0V，可得到當施加偏壓由0V到-1.8V時的電壓-電流曲線與由-1.8V到0V不同，顯示出該裝置由低電阻狀態轉態到高電阻狀態。

第6圖顯示一比較例(未對下電阻轉態層進行退火製程)電阻式記憶體之電壓電流關係圖。請參照第6圖，若沒有對下電阻轉態層118進行退火製程，形成一界面層(亦即第3圖之界面層116)，當施加電壓(-2V)使裝置轉變成低電阻狀態，裝置會產生崩潰，因此，此裝置無法進行後續轉態操作。

第7圖為第2圖實施例之電阻式記憶體結構施加偏壓連續週期為0V~1.5V~0V~-2V~0V循環100次的結果，其顯示出在讀取電壓為0.3V時，具有高電流值(0.6mA)與低電流值(20μA)2種不同的電阻狀態。因此，可以利用控制施予偏壓的大小使裝置產生電阻的轉換以達到記憶目的，且在無外加電源供應下，高低電阻狀態皆能維持其穩定的記憶狀態。

第8圖顯示第2圖實施例之電阻式記憶體結構在施予直流寫入與抹除電壓之耐久度(endurance)測試電流和循環次數關係圖。量測條件為於裝置之上電極施加偏壓，且裝置下電極接地，其中高電阻狀態與低電阻狀態皆在讀取電壓為0.3V偏壓下讀取其高低電阻狀態電流值，根 據第8圖，在超過10000次以上的連續轉態操作下，高電阻狀態與低電阻狀態之電阻比仍大於10倍。

第9圖為第2圖實施例之電阻式記憶體結構施予交流寫入與抹除電壓之耐久度測試電流和循環次數關係圖。測量條件為於裝置之上電極施加偏壓，且裝置下電極給予接地，其中高電阻狀態與低電阻狀態皆在讀取電壓為0.3V偏壓下，讀取其高低電阻狀態電流值，其中施予的脈衝電壓值分別為3V與-3.3V，且脈衝寬度為40奈米-秒。本實施例的裝置在超過10⁷次以上的連續轉態操作下，高電阻狀態與低電阻狀態之電阻比仍大於10倍，且高、低電阻狀態電流值無明顯變化。

第10圖為第2圖實施例之電阻式記憶體之保久度(retention)測試，將裝置分別轉態至低電阻與高電阻記憶狀態，之後在低電阻與高電阻記憶狀態下，每隔一段時間以0.3V電壓讀取兩記憶態之電流值，結果顯示在85℃溫度下在放置10000秒後仍可正確讀取資料且無任何記憶特性劣化產生，且兩記憶狀態間有著10倍以上的電阻比值。

第11圖為第2圖實施例之電阻式記憶體結構之非破壞性讀取測試(stress test)，將裝置轉態至低電阻與高電阻記憶狀態之後，在低電阻與高電阻記憶狀態下，持續在上電極處施加0.3V的偏壓，每隔10秒鐘以0.3V電壓讀取兩記憶態之電流值，結果顯示在85℃溫度下在放置10000秒後仍可正確讀取資料且無任何記憶特性劣化產生，且低電阻與高電阻記憶狀態間有著大於10倍以上的電阻比值。

根據上述，本發明實施例之電阻式記憶體結構具有較少的高電阻及低電阻狀態的變動程度，可有效改善電阻式記憶體的耐久度。

雖然本發明之較佳實施例說明如上，然其並非用以限定本發明，任何熟習此技術領域之士，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

102‧‧‧基板

104‧‧‧絕緣層

106‧‧‧附著層

108‧‧‧導電層

110‧‧‧下電極

114‧‧‧上電極

116‧‧‧界面層

118‧‧‧下電阻轉態層

120‧‧‧上電阻轉態層

Claims (13)

1. 一種電阻式記憶體裝置，包括：一基板；一下電極，位於該基板上方；一下電阻轉態層，位於該下電極上；一界面層，位於該下電阻轉態層與該下電極間；一上電阻轉態層，位於該下電阻轉態層上；及一上電極，位於該上電阻轉態層上。
2. 如申請專利範圍第1項所述之電阻式記憶體裝置，其中該界面層是氮氧化鈦或氮氧化鉭。
3. 如申請專利範圍第1項所述之電阻式記憶體裝置，其中該界面層之厚度為1nm至10nm之間。
4. 如申請專利範圍第1項所述之電阻式記憶體裝置，其中該下電極包括鈦、氮化鈦、鋁、鎢、銥、氧化銥、釕、鉭、氮化鉭、鎳、鉬、鋯、銦錫氧化物或重摻雜矽半導體。
5. 如申請專利範圍第1項所述之電阻式記憶體裝置，其中該下電阻轉態層包括二氧化鉿、氧化鋁、二氧化鈦、二氧化鋯、氧化錫或氧化鋅。
6. 如申請專利範圍第1項所述之電阻式記憶體裝置，其中該下電阻轉態層為二氧化鉿，且該上電阻轉態層為二氧化鋯。
7. 如申請專利範圍第1項所述之電阻式記憶體裝置，其中該下電阻轉態層之厚度為1nm~100nm。
8. 如申請專利範圍第1項所述之電阻式記憶體裝置，其中該下電極之厚度為1nm至500nm之間。
9. 一種電阻式記憶體裝置之製作方法，包括：提供一基板；形成一下電極於該基板上方；形成一下電阻轉態層於該下電極上；進行一退火製程，於該下電極和該下電阻轉態層間形成一界面層；形成一上電阻轉態層於該下電阻轉態層上；及形成一上電極於該上電阻轉態層上。
10. 如申請專利範圍第9項所述之電阻式記憶體裝置之製作方法，其中該退火製程之溫度為200℃~600℃。
11. 如申請專利範圍第9項所述之電阻式記憶體裝置之製作方法，其中該退火製程為於氧氣、氨氣或一氧化二氮氣氛下進行。
12. 如申請專利範圍第9項所述之電阻式記憶體裝置之製作方法，其中該退火製程為於氧氣氣氛下進行，且氧氣流量為10sccm至50sccm。
13. 如申請專利範圍第9項所述之電阻式記憶體裝置之製作方法，其中該退火製程之壓力為0.1Torr至0.5Torr之間。