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TW201701429A - 晶圓級封裝及其製作方法 - Google Patents

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TW201701429A
TW201701429A TW104125047A TW104125047A TW201701429A TW 201701429 A TW201701429 A TW 201701429A TW 104125047 A TW104125047 A TW 104125047A TW 104125047 A TW104125047 A TW 104125047A TW 201701429 A TW201701429 A TW 201701429A
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施信益
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華亞科技股份有限公司
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Abstract

本發明提供一種半導體元件，包含有一晶片，其具有一主動面以及一背面，相對於該主動面；一成型模料，封蓋住該晶片的該主動面以外的部分；一重佈線層，設於該主動面上以及該成型模料上，其中該重佈線層係電連接該晶片；以及一應力緩和結構特徵，埋設於該成型模料中。

Description

晶圓級封裝及其製作方法
本發明係有關於半導體封裝技術領域，特別是有關於一種晶圓級封裝(wafer level package, WLP)，具有應力緩和結構特徵(stress-relief features)，設於成型模料(molding compound)的上部。
晶圓級封裝製程是該領域技術人員已熟知的技術。在晶圓級封裝製程中，包含積體電路形成其中或晶片安裝其上的晶圓會經過一連串製程，例如研磨、晶粒對準接合，以及封模成型等步驟，最後再經過切割得到最終產品。現今業界普遍認為晶圓級封裝製程是最適合應用在小尺寸與高速晶片封裝的技術。
通常，進行晶圓級封裝時，會使用一相對厚的成型模料(molding compound)覆蓋住晶圓與安裝在晶圓上的晶粒。由於成型模料的熱膨脹係數(CTE)與晶圓的不同，由一定厚度的成型模料所構成的封裝體受到熱變化時容易翹曲。不僅如此，成型模料的存在也使封裝體的整體厚度增加。晶圓翹曲的問題一直是該領域技術人員企圖解決的問題。
晶圓翹曲造成不易維持晶粒與晶圓間的連接，致使晶粒與晶圓疊層組裝失敗。翹曲問題在大尺寸晶圓上更是明顯，使大尺吋晶圓的晶圓級封裝更加困難。因此，業界仍需要一個改良的晶圓級封裝方法，可以解決上述先前技術的問題。
本發明的主要目的在於提供一改良的半導體元件，可以減輕或消除晶圓或封裝體翹曲的問題，使製得的半導體封裝體具有更好的可靠度。
本發明一實施例提供一種半導體元件，包含有一晶片，其具有一主動面以及一背面，相對於該主動面；一成型模料，封蓋住該晶片的該主動面以外的部分；一重佈線層，設於該主動面上以及該成型模料上，其中該重佈線層係電連接該晶片；以及一應力緩和結構特徵，埋設於該成型模料中。
根據本發明一實施例，所述半導體元件另包含一穿矽通孔(TSV)中介層，連接該重佈線層。該TSV中介層的一底面上設有複數個焊球，為後續連接用，例如，連結至一主機板或印刷電路板。
無庸置疑的，該領域的技術人士讀完接下來本發明較佳實施例的詳細描述與圖式後，均可了解本發明的目的。
接下來的詳細敘述須參照相關圖式所示內容，用來說明可依據本發明具體實行的實施例。
這些實施例提供足夠的細節，可使此領域中的技術人員充分了解並具體實行本發明。在不悖離本發明的範圍內，可做結構、邏輯和電性上的修改應用在其他實施例上。
因此，接下來的詳細描述並非用來對本發明加以限制。本發明涵蓋的範圍由其權利要求界定。與本發明權利要求具同等意義者，也應屬本發明涵蓋的範圍。
本發明實施例所參照的附圖為示意圖，並未按比例繪製，且相同或類似的特徵通常以相同的附圖標記描述。
在本說明書中，“晶粒”、“半導體晶片”與“半導體晶粒”具相同含意，可交替使用。
在本說明書中，“晶圓”與“基板”意指任何包含一暴露面，可在其上沉積材料並製作例如本發明實施例的重佈線層(RDL)電路結構的任何結構物。
須了解的是，“基板”包含半導體晶圓，但不限於此。製程中，“基板”也用來表示包含製作於其上的材料層的半導體結構物。
在本說明書中，“穿矽通孔(TSV)”一詞被廣義定義為包括任何晶片或積體電路裸晶上所具有的孔洞或穿孔，其內填充有導電填料材料（例如，銅或鎢等金屬）。TSV通孔提供從晶片或積體電路裸晶的底面延伸到晶圓頂側上或晶片表面上的接觸層或任何金屬互連層的電連結。
請參照第1圖至第8圖。第1圖至第8圖為示意性剖面圖，說明根據本發明一實施例，製作一具有穿矽通孔(through substrate via, TSV)的晶圓級封裝體的方法。
如第1圖所示，首先提供一晶圓100。晶圓100包含矽晶圓、半導體晶圓或中介層晶圓，但不限於此。例如，晶圓100可為一矽中介層晶圓。晶圓100具有一正面100a與一背面100b，相對於正面100a。在晶圓100的正面100a上，形成有複數個穿矽通孔102。
製作穿矽通孔102的方法已為該技術領域中通常知識者所熟悉。舉例來說，製作穿矽通孔102的方法包含首先在晶圓100的正面100a製作距離晶圓100主表面一預定深度的TSV孔洞，然後在TSV孔洞內沉積金屬層，例如擴散阻障金屬層與銅層，但不限於此。接著對晶圓100的正面100a進行一研磨製程，移除TSV孔洞外多餘的金屬層。
接著，如第2圖所示，在晶圓100的正面100a上形成一重佈線層(RDL)110。重佈線層110 可以包含至少一介電層112與至少一金屬層114。穿矽通孔102可以與金屬層114電性連接。重佈線層110可以包含一增層內連線(build-up interconnect)結構。
接著，在重佈線層110上形成複數個凸塊116，例如，微凸塊(micro-bumps)，為後續連接用。凸塊116可分別直接形成在金屬層114的接觸墊上。
如第3圖所示，形成凸塊116後，接著將個別覆晶晶片或晶粒120主動面朝下，藉由凸塊116安裝至重佈線層110上，得到一晶片對晶圓疊合的構造。在各晶片或晶粒120的主動面上設有複數個輸出/輸入(I/O)接墊121，安裝時，使凸塊116對準輸出/輸入接墊121。
接下來，可選擇性地在每一晶片或晶粒120與晶圓100的正面100a之間填充一底膠118。然後，進行一熱處理，使凸塊116回焊。
如第4圖所示，完成晶粒接合後，接著在晶圓100的正面100a上覆蓋一成型模料200。成型模料200封蓋住已貼合好的晶片或晶粒120，並且覆蓋重佈線層110的上表面。接著，成型模料200可以進行一固化製程。
根據例示的實施例，成型模料200可使用例如轉印模具及熱固成型化合物來形成。可以使用其他手段來分配成型模料。也可使用在升高的溫度或環境溫度下為液體的環氧樹脂、樹脂和化合物。成型模料200是電絕緣體，並且可以是熱導體。不同填料可以被添加以增強成型模料200的熱傳導，剛度或黏附性能。
如第5圖所示，形成成型模料200之後，在成型模料200的上部繼續形成複數個溝槽202。溝槽202可以利用切割、線鋸、雷射或蝕刻等方式形成，但不限於此。根據例示的實施例，溝槽202可以直接位於晶片或晶粒120的正上方。
第9A至9C圖是示意性上視圖，圖示成型模料200上的溝槽202的一些例示性佈局。如第9A圖所示，溝槽202可以被佈置成柵格圖案。如第9B圖所示，溝槽202可以被佈置成分離的孔洞圖案。如第9C圖所示，溝槽202可以被佈置成同心圓圖案。但是應該理解的是，根據設計要求，也可採用其它圖案。
如第6圖所示，隨後，應力緩和結構特徵204被形成在成型模料200的各溝槽202中。根據所示的實施例中，應力緩和結構特徵204可以完全填滿溝槽202。應力緩和結構特徵204可包括具有相對低楊氏係數(Young's Modulus)的彈性材料。例如，上述彈性材料可包括有機材料，例如光阻劑、聚醯亞胺(polyimide)或苯並環丁烯(benzocyclobutene)。
如第7圖所示，形成成型模料200和應力緩和結構特徵204後，繼續對晶圓100進行一晶背研磨製程，以從背面100b研磨掉部分厚度的晶圓100，從而形成TSV中介層101。例如，晶圓100可以首先被裝載到晶片研磨機(圖未示)。然後，使拋光墊與晶圓100的背面100b接觸，並開始研磨背面100b。上述研磨處理降低了晶圓100的厚度，從而露出所述的穿矽通孔102的下端。
如第8圖所示，可以繼續在晶圓100的背面100b進行金屬化製程，以在絕緣層212內形成複數個凸塊接墊210。之後，可以在各個凸塊接墊210上形成焊錫凸塊或焊球220。然後，晶圓100可以被切割成彼此分離的各個晶圓級封裝10。
根據例示的實施例，嵌入在成型模料200的上部的應力緩和結構特徵204可以改善或避免晶圓100在晶圓層級或在晶片層級的翹曲情形。
請參照第10圖至第17圖。第10圖至第17圖為示意性剖面圖，說明根據本發明另一實施例，製作一晶圓級封裝體的方法。
如第10圖所示，提供一載體300，其可以是一可撕除的基板材料，且其上可具有一黏著層302。在載體300上可形成有至少一介電層310。
如第11圖所示，接著，在介電層310上形成一重佈線層(RDL)410。重佈線層410 可以包含至少一介電層412與至少一金屬層414。接著，在重佈線層410上形成複數個凸塊416，例如，微凸塊(micro-bumps)，為後續連接用。凸塊416可分別直接形成在金屬層414的接觸墊上。
如第12圖所示，形成凸塊416後，接著將個別覆晶晶片或晶粒420主動面朝下，藉由凸塊416安裝至重佈線層410上，得到一晶片對晶圓疊合的構造。在各晶片或晶粒420的主動面上設有複數個輸出/輸入(I/O)接墊421，安裝時，使凸塊416對準輸出/輸入接墊421。接下來，可選擇性地在每一晶片或晶粒420下方填充一底膠418。然後，進行一熱處理，使凸塊416回焊。
如第13圖所示，完成晶粒接合後，接著覆蓋一成型模料500。成型模料500封蓋住已貼合好的晶片或晶粒420，並且覆蓋重佈線層410的上表面。接著，成型模料500可以進行一固化製程。
如第14圖所示，形成成型模料500之後，在成型模料500的上部繼續形成複數個溝槽502。溝槽502可以利用切割、線鋸、雷射或蝕刻等方式形成，但不限於此。根據例示的實施例，溝槽502可以直接位於晶片或晶粒420的正上方。
如第15圖所示，隨後，應力緩和結構特徵504被形成在成型模料500的各溝槽502中。根據所示的實施例中，應力緩和結構特徵504可以完全填滿溝槽502。應力緩和結構特徵504可包括具有相對低楊氏係數的彈性材料。例如，上述彈性材料可包括有機材料，例如光阻劑，聚醯亞胺或苯並環丁烯。
如第16圖所示，形成成型模料500和應力緩和結構特徵504後，將載體300及黏著層302去除或撕除，以顯露出介電層310。
如第17圖所示，可以繼續在介電層310上進行金屬化製程，以在絕緣層512內形成複數個凸塊接墊510。之後，可以在各個凸塊接墊510上形成焊錫凸塊或焊球520。然後，可以被切割製程，形成彼此分離的各個晶圓級封裝10。   以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10‧‧‧晶圓級封裝
100‧‧‧晶圓
100a‧‧‧正面
100b‧‧‧背面
101‧‧‧TSV中介層
102‧‧‧穿矽通孔
110、410‧‧‧重佈線層
112、412‧‧‧介電層
114、414‧‧‧金屬層
116、416‧‧‧凸塊
118、418‧‧‧底膠
120、420‧‧‧晶片或晶粒
121、421‧‧‧輸出/輸入(I/O)接墊
200、500‧‧‧成型模料
202、502‧‧‧溝槽
204、504‧‧‧應力緩和結構特徵
210、510‧‧‧凸塊接墊
212、512‧‧‧絕緣層
220、520‧‧‧焊球
300‧‧‧載體
302‧‧‧黏著層
310‧‧‧介電層
所附圖式提供對於此實施例更深入的了解，並納入此說明書成為其中一部分。這些圖式與描述，用來說明一些實施例的原理。          第1圖至第8圖為示意性剖面圖，說明根據本發明一實施例，製作一具有穿矽通孔的晶圓級封裝體的方法。          第9A至9C圖是示意性上視圖，圖示成型模料上的溝槽的例示性佈局。          第10圖至第17圖為示意性剖面圖，說明根據本發明另一實施例，製作一晶圓級封裝體的方法。
10‧‧‧晶圓級封裝
100a‧‧‧正面
100b‧‧‧背面
101‧‧‧TSV中介層
102‧‧‧穿矽通孔
110‧‧‧重佈線層
112‧‧‧介電層
114‧‧‧金屬層
116‧‧‧凸塊
118‧‧‧底膠
120‧‧‧晶片或晶粒
121‧‧‧輸出/輸入(I/O)接墊
200‧‧‧成型模料
202‧‧‧溝槽
204‧‧‧應力緩和結構特徵
210‧‧‧凸塊接墊
212‧‧‧絕緣層
220‧‧‧焊球

Claims (9)

  1. 一種半導體元件，包含有：        一晶片，其具有一主動面以及一背面，相對於該主動面；        一成型模料，封蓋住該晶片的該主動面以外的部分；        一重佈線層，設於該主動面上以及該成型模料上，其中該重佈線層係電連接該晶片；以及        一應力緩和結構特徵，埋設於該成型模料中。
  2. 如申請專利範圍第1項所述的半導體元件，其中該應力緩和結構特徵係直接位於該晶片的該背面的正上方。
  3. 如申請專利範圍第1項所述的半導體元件，其中該應力緩和結構特徵係設於該重佈線層上部的複數個溝槽內。
  4. 如申請專利範圍第1項所述的半導體元件，其中該應力緩和結構特徵係由具相對低楊氏係數的彈性材料所構成。
  5. 如申請專利範圍第4項所述的半導體元件，其中該彈性材料包含光阻劑、聚醯亞胺或苯並環丁烯。
  6. 如申請專利範圍第1項所述的半導體元件，其中該重佈線層係經由複數個凸塊與該晶片電連接。
  7. 如申請專利範圍第1項所述的半導體元件，其中該重佈線層包含至少一介電層與至少一金屬層。
  8. 如申請專利範圍第1項所述的半導體元件，其中另包含一穿矽通孔(TSV)中介層，連接該重佈線層。
  9. 如申請專利範圍第8項所述的半導體元件，其中另包含有複數個焊球，設於該TSV中介層的一底面。
TW104125047A 2015-06-24 2015-08-03 晶圓級封裝及其製作方法 TW201701429A (zh)

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