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TW201409544A - 半導體元件及其製作方法 - Google Patents

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TW201409544A
TW201409544A TW101141724A TW101141724A TW201409544A TW 201409544 A TW201409544 A TW 201409544A TW 101141724 A TW101141724 A TW 101141724A TW 101141724 A TW101141724 A TW 101141724A TW 201409544 A TW201409544 A TW 201409544A
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Yu-Wei Liang
Hai-Han Hung
Pei-Chi Wu
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Nanya Technology Corp
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Abstract

本發明一實施例提供一種半導體元件的製作方法，包括：提供一第一導電類型的第一多晶矽層於一基板上，基板具有一第一與一第二主動區；對第一多晶矽層之對應第二主動區的部份進行一第一離子佈植製程，並採用一第二導電類型的摻雜物，第二導電類型相反於第一導電類型，且在第一離子佈植製程中導入矽烷電漿以形成一第二多晶矽層於第一多晶矽層上，並將第一多晶矽層對應第二主動區的部份的第一導電類型轉換成第二導電類型；以及圖案化第一與第二多晶矽層以形成一對應第一主動區的第一閘極層以及一對應第二主動區的第二閘極層。

Description

半導體元件及其製作方法
本發明有關於半導體技術，且特別是有關於半導體元件及其製作方法。
在半導體製程中，常以離子佈植(ion implantation)的方式形成摻雜的區域或是結構於各種半導體元件中。舉例來說，可於N型金氧半導體(NMOS)、P型金氧半導體(PMOS)、或是互補式金氧半導體(CMOS)中以離子佈植的方式形成源極/汲極區。然而，離子佈植本身具有一些缺點與限制。其中，當對一靶材料(例如半導體元件中的半導體層)進行離子佈植製程時，摻雜物的高衝擊性或是腐蝕性質(當摻雜物對於半導體層具有腐蝕性時)可能會使半導體層受損。舉例來說，含氟的摻雜物對於含矽的膜層具有腐蝕性。因此，可能會發生半導體層的材料移除(或是損失)以及使半導體層的厚度(或高度)減少的情況。前述問題會使得後續製程變得更加複雜，例如過蝕刻至半導體層之下的半導體元件。因此，可能會損壞原本已形成於半導體層之下的半導體元件的結構以及性能。
因此，目前亟需新的製作半導體元件的方法以改善或是解決前述問題。
本發明一實施例提供一種半導體元件的製作方法，包 括：提供一第一導電類型的第一多晶矽層於一基板上，其中基板具有一第一主動區與一第二主動區；對第一多晶矽層之對應第二主動區的部份進行一第一離子佈植製程，並採用一第二導電類型的摻雜物，其中第二導電類型相反於第一導電類型，且在第一離子佈植製程中導入矽烷電漿以形成一第二多晶矽層於第一多晶矽層上，並將第一多晶矽層之對應第二主動區的部份的第一導電類型轉換成第二導電類型；以及圖案化第一多晶矽層與第二多晶矽層以形成一對應第一主動區的第一閘極層以及一對應第二主動區的第二閘極層。
本發明一實施例提供一種半導體元件，包括：一基板，具有一第一主動區與一第二主動區；一第一多晶矽層，形成於基板上，第一多晶矽層包括一第一部分以及一第二部分，第一部分具有第一導電類型且位置對應第一主動區，第二部分具有第二導電類型且位置對應第二主動區，第二導電類型相反於第一導電類型，且第二部分與第一部分彼此分離；以及一第二多晶矽層，位於第一多晶矽層的第二部分上，第二多晶矽層具有第二導電類型，其中，一第一閘極層係由第一多晶矽層的第一部分所構成，一第二閘極層係由第一多晶矽層的第二部分以及第二多晶矽層所構成，其中第一閘極層與第二閘極層具有大抵上相同的高度。
以下將詳細說明本發明實施例之製作與使用方式。然 應注意的是，本發明提供許多可供應用的發明概念，其可以多種特定型式實施。文中所舉例討論之特定實施例僅為製造與使用本發明之特定方式，非用以限制本發明之範圍。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本發明，不代表所討論之不同實施例及/或結構之間具有任何關連性。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸或間隔有一或更多其他材料層之情形。在圖式中，實施例之形狀或是厚度可能擴大，以簡化或是突顯其特徵。再者，圖中未繪示或描述之元件，可為所屬技術領域中具有通常知識者所知的任意形式。
請參照第7圖，其介紹本發明一實施例之一半導體元件100的剖面圖。半導體元件100可作為記憶體元件(例如，動態隨機存取記憶體，DRAM)的週邊電路(例如，CMOS電路)，其中記憶體元件可進行讀取、寫入、或其它的操作。在本實施例中，半導體元件100包括一基板80(例如矽基板)，基板80具有一第一主動區1以及一第二主動區2。舉例來說，在半導體元件100中，至少一NMOS電晶體可對應第一主動區1而形成，至少一PMOS電晶體可對應第二主動區2而形成。或者是，至少一PMOS電晶體可對應第一主動區1而形成，至少一NMOS電晶體可對應第二主動區2而形成。為簡化圖示，第7圖只繪示NMOS電晶體與PMOS電晶體之與本實施例有關的結構。
可在基板80的第一主動區1以及第二主動區2中分別形成具有不同導電類型的一第一井(未繪示)以及一第二井(未繪示)。可在基板80中形成一淺溝槽隔離結構(未 繪示)以定義出第一主動區1以及第二主動區2。
一第一多晶矽層10配置於基板80上。在本實施例中，第一多晶矽層10包括一第一部分10a以及一第二部分10b，第一部分10a具有第一導電類型且位置對應第一主動區1，第二部分10b具有第二導電類型且位置對應第二主動區2，第二導電類型相反於第一導電類型，且第二部分10b與第一部分10a彼此分離。一第二導電類型的第二多晶矽層20位於第一多晶矽層10的第二部分10b上。特別是，半導體元件100的一第一閘極層60a係由第一多晶矽層10的第一部分10a所構成。再者，半導體元件100的一第二閘極層60b係由第一多晶矽層10的第二部分10b以及其上的第二多晶矽層20所構成。可以知道的是，第一閘極層60a與第二閘極層60b可具有大抵上相同的高度。
一閘介電層5a係配置於基板80以及第一多晶矽層10的第一部分10a之間，一閘介電層5b係配置於基板80以及第一多晶矽層10的第二部分10b之間。
在一實施例中，第二導電類型為P型，且第二閘極層10b可包括摻雜物，包括硼、二氟化硼(boron difluoride，BF2)、三氟化硼(boron trifluoride，BF3)、二硼烷(diborane)、硼簇(boron cluster，B18H22)、或前述之組合。在另一實施例中，第二導電類型為N型，且第二閘極層10b可包括摻雜物，包括砷、磷、或前述之組合。
在本實施例中，半導體元件100可更包括第一導電類型的第一源極與汲極區90，其中第一源極與汲極區90係位於基板80中且分別位於第一閘極層60a的兩側，且一第三多晶矽層90’可形成在第一閘極層60a以及第一源極與汲 極區90上。
半導體元件100可更包括第二導電類型的第二源極與汲極區91，其中第二源極與汲極區91係位於基板80中且分別位於第二閘極層60b的兩側，且一第四多晶矽層91’可形成在第二閘極層60b以及第二源極與汲極區91上。
可以知道的是，位於第一源極與汲極區90上的第三多晶矽層90’的上表面以及位於第二源極與汲極區91上的第四多晶矽層91’的上表面可大抵上齊平於矽基板80的上表面。
在前述實施例中，若是第一導電類型為P型，則PMOS電晶體會形成於第一主動區1中，而NMOS電晶體會形成於第二主動區2中。換言之，若是第一導電類型為N型，則NMOS電晶體會形成於第一主動區1中，而PMOS電晶體會形成於第二主動區2中。
第1-7圖繪示本發明一實施例之一半導體元件100的製程剖面圖。請參照第1圖，提供一基板80(例如矽基板)。基板80具有以一淺溝槽隔離結構(未繪示)所定義出的一第一主動區1以及一第二主動區2。具有不同導電類型的一第一井(未繪示)以及一第二井(未繪示)可分別形成於基板80的第一主動區1與第二主動區2中。可在基板80上形成一介電層5，例如一膜層包含氧、氮、或前述之組合。在介電層5上提供一第一多晶矽層10，第一多晶矽層10係為第一導電類型。
請參照第2圖，在第一多晶矽層10上形成一光阻層(未繪示)，在光阻層上進行一微影製程以形成一光阻圖案層30，其中光阻圖案層30覆蓋第一多晶矽層10之對應第一 主動區1的部份，並暴露出第一多晶矽層10之對應第二主動區2的部份。
請參照第3圖，在第一多晶矽層10之對應第二主動區2的部份上進行一第一離子佈植製程，並使用光阻圖案層30(如第2圖所示)為一佈植罩幕，並使用(相反於第一導電類型的)第二導電類型的摻雜物，且在第一離子佈植製程中導入矽烷電漿(silane plasma)，藉以在第一多晶矽層10之對應第二主動區2的部份上形成一第二多晶矽層20，並將第一多晶矽層10之對應第二主動區2的部份的第一導電類型轉換成第二導電類型。在一實施例中，第二導電類型為P型，且摻雜物可包括硼、二氟化硼、三氟化硼、二硼烷、硼簇、或前述之組合。在另一實施例中，第二導電類型為N型，且摻雜物可包括砷、磷、或前述之組合。在此步驟中，第一離子佈植製程以及導入矽烷電漿可同時進行。因此，雖然在第一離子佈植製程中的摻雜物(例如佈植物種，implant species)可能會損傷或是腐蝕第一多晶矽層10之對應第二主動區2的部份，但導入矽烷電漿可在第一多晶矽層10之對應第二主動區2的部份上形成一額外的多晶矽層，因此，可避免或是補償第一多晶矽層10之對應第二主動區2的部份的材料損失或是高度減少。因此，在進行第一離子佈植製程之後，第二多晶矽層20的一上表面可大抵上齊平於第一多晶矽層10之對應第一主動區1的部份的一上表面。之後，可移除不需要的光阻圖案層30(如第2圖所示)。
在前述實施例中，第一離子佈植製程之可調整的參數包括，但不限於，製程時間、溫度、摻雜物的種類、摻雜 劑量、能量、摻雜角度，等等。再者，導入矽烷電漿製程的可調整參數可包括，但不限於，溫度、氣流、壓力、電漿產生功率(plasma generation power)。值得注意的是，可在低溫下進行第一離子佈值製程。舉例來說，第一離子佈植製程可在20℃(或室溫)至80℃之間進行。在此，這會是優點，因為，已形成在半導體元件100中的許多其它主動元件不會因此過熱而受損。
請參照第4圖，圖案化第二多晶矽層20以及其下的第一多晶矽層10以使第一多晶矽層10包括一第一部分10a以及一第二部分10b，第一部分10a具有第一導電類型且位置對應第一主動區1，第二部分10b具有第二導電類型且位置對應第二主動區2，且第二部分10b與第一部分10a彼此分離。在本實施例中，半導體元件100的一第一閘極層60a係由第一多晶矽層10的第一部分10a所構成。再者，半導體元件100的一第二閘極層60b係由第一多晶矽層10的第二部分10b以及其上的第二多晶矽層20所構成。在一實施例中，圖案化製程包括進行一蝕刻製程。可相似地圖案化介電層5(如第3圖所示)以形成一第一閘介電層5a以及一第二閘介電層5b。
請參照第5圖，形成一罩幕層83(例如光阻層)以覆蓋第二閘極層60b的上表面與側壁以及基板80之對應於第二主動區2的部份的上表面，並暴露出第一閘極層60a以及基板80之對應於第一主動區1的部份的上表面。罩幕層83可以習知的微影製程形成。
形成第一源極與汲極區90於基板80中，且第一源極與汲極區90分別位於第一閘極層60a的兩側。在本實施例 中，第一源極與汲極區90的形成方法包括進行一第二離子佈植製程以及在第二離子佈植製程中導入矽烷電漿。第二離子佈植製程以及導入矽烷電漿可相似於或是不同於第3圖所述之製程。因此，在進行第二離子佈植製程之後，一第三多晶矽層90’可形成在第一閘極層60a以及第一源極與汲極區90上。因此，第三多晶矽層90’之位於第一源極與汲極區90上的部份的一上表面大抵上齊平於矽基板80的一上表面。在此步驟之後，可移除不需要的罩幕層83。
同樣地，形成一相似於罩幕層83(如第5圖所示)的罩幕層84以覆蓋第一閘極層60a的上表面與側壁以及基板80之對應於第一主動區1的部份的上表面，並暴露出第二閘極層60b以及基板80之對應於第二主動區2的部份的上表面。罩幕層84的形成方法可相同於或是相似於罩幕層83的形成方法。
第二源極與汲極區91係形成於基板80中並位於第二閘極層60b的兩側，第二源極與汲極區91的導電類型相反於第一源極與汲極區90的導電類型。在本實施例中，同樣地，第二源極與汲極區91的形成方法包括進行一第三離子佈植製程以及在第三離子佈植製程中導入矽烷電漿。第三離子佈植製程以及導入矽烷電漿可相似於第3、5圖所述之製程。在進行第三離子佈植製程之後，一第四多晶矽層91’可形成在第二閘極層60b以及第二源極與汲極區91上。再者，第四多晶矽層91’之位於第二源極與汲極區91上的部份的一上表面大抵上齊平於矽基板80的上表面。在此步驟之後，可移除不需要的罩幕層84。因此，如第7圖所示，完成一半導體元件100。
同樣地，當形成第一與第二源極與汲極區90、91時，導入矽烷電漿可補償因離子佈植製程而造成的矽基板80材料損失。因此，可避免或是補償矽基板80的材料損失以及高度減少，因此，如上所述，第三與第四多晶矽層90’、91’的上表面大抵上分別齊平於基板80的上表面。
因此，本發明藉由在進行離子佈植製程時導入矽烷電漿的方式使多晶矽成長，以解決因離子佈植製程而使半導體元件中的多晶矽層損失的問題，因此，多晶矽層的高度保持近乎相同。多晶矽層保持固定的高度可避免許多問題，例如在後續製程中過蝕刻，因此，可使後續製程較為容易且提昇半導體元件的製程可靠度。
本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
1‧‧‧第一主動區
2‧‧‧第二主動區
5‧‧‧介電層
5a‧‧‧第一閘介電層
5b‧‧‧第二閘介電層
10‧‧‧第一多晶矽層
10a‧‧‧第一部分
10b‧‧‧第二部分
20‧‧‧第二多晶矽層
30‧‧‧光阻圖案層
60a‧‧‧第一閘極層
60b‧‧‧第二閘極層
80‧‧‧基板
83、84‧‧‧罩幕層
90‧‧‧第一源極與汲極區
90’‧‧‧第三多晶矽層
91‧‧‧第二源極與汲極區
91’‧‧‧第四多晶矽層
100‧‧‧半導體元件
第1-7圖繪示本發明一實施例之半導體元件的製程剖面圖。
1‧‧‧第一主動區
2‧‧‧第二主動區
5a‧‧‧第一閘介電層
5b‧‧‧第二閘介電層
10a‧‧‧第一部分
10b‧‧‧第二部分
20‧‧‧第二多晶矽層
60a‧‧‧第一閘極層
60b‧‧‧第二閘極層
80‧‧‧基板
90‧‧‧第一源極與汲極區
90’‧‧‧第三多晶矽層
91‧‧‧第二源極與汲極區
91’‧‧‧第四多晶矽層
100‧‧‧半導體元件

Claims (19)

  1. 一種半導體元件的製作方法，包括：提供一第一導電類型的第一多晶矽層於一基板上，其中該基板具有一第一主動區與一第二主動區；對該第一多晶矽層之對應該第二主動區的部份進行一第一離子佈植製程，並採用一第二導電類型的摻雜物，其中該第二導電類型相反於該第一導電類型，且在該第一離子佈植製程中導入矽烷電漿以形成一第二多晶矽層於該第一多晶矽層上，並將該第一多晶矽層之對應該第二主動區的部份的該第一導電類型轉換成該第二導電類型；以及圖案化該第一多晶矽層與該第二多晶矽層以形成一對應該第一主動區的第一閘極層以及一對應該第二主動區的第二閘極層。
  2. 如申請專利範圍第1項所述之半導體元件的製作方法，其中該第二導電類型為P型，且該摻雜物包括硼、二氟化硼、三氟化硼、二硼烷、硼簇、或前述之組合。
  3. 如申請專利範圍第1項所述之半導體元件的製作方法，其中該第二導電類型為N型，且該摻雜物包括砷、磷、或前述之組合。
  4. 如申請專利範圍第1項所述之半導體元件的製作方法，其中該第一離子佈植製程是在20℃至80℃之間進行。
  5. 如申請專利範圍第1項所述之半導體元件的製作方法，其中該基板為一矽基板。
  6. 如申請專利範圍第5項所述之半導體元件的製作方 法，更包括：進行一第二離子佈植製程，以形成第一源極與汲極區於該矽基板中並分別位於該第一閘極層的兩側，且在該第二離子佈植製程中導入矽烷電漿以形成一第三多晶矽層於該第一閘極層以及該第一源極與汲極區上。
  7. 如申請專利範圍第6項所述之半導體元件的製作方法，其中位於該第一源極與汲極區上的該第三多晶矽層的一上表面大抵上齊平於該矽基板的一上表面。
  8. 如申請專利範圍第5項所述之半導體元件的製作方法，更包括：進行一第三離子佈植製程，以形成第二源極與汲極區於該矽基板中並分別位於該第二閘極層的兩側，且在該第三離子佈植製程中導入矽烷電漿以形成一第四多晶矽層於該第二閘極層以及該第二源極與汲極區上。
  9. 如申請專利範圍第8項所述之半導體元件的製作方法，其中位於該第二源極與汲極區上的該第四多晶矽層的一上表面大抵上齊平於該矽基板的一上表面。
  10. 如申請專利範圍第1項所述之半導體元件的製作方法，其中該第一閘極層與該第二閘極層具有大抵上相同的高度。
  11. 一種半導體元件，包括：一基板，具有一第一主動區與一第二主動區；一第一多晶矽層，形成於該基板上，該第一多晶矽層包括一第一部分以及一第二部分，該第一部分具有第一導電類型且位置對應該第一主動區，該第二部分具有第二導 電類型且位置對應該第二主動區，該第二導電類型相反於該第一導電類型，且該第二部分與該第一部分彼此分離；以及一第二多晶矽層，位於該第一多晶矽層的該第二部分上，該第二多晶矽層具有第二導電類型，其中，一第一閘極層係由該第一多晶矽層的該第一部分所構成，一第二閘極層係由該第一多晶矽層的該第二部分以及該第二多晶矽層所構成，其中該第一閘極層與該第二閘極層具有大抵上相同的高度。
  12. 如申請專利範圍第11項所述之半導體元件，其中該第二導電類型為P型，且該第二閘極層包括一摻雜物，該摻雜物包括硼、二氟化硼、三氟化硼、二硼烷、硼簇、或前述之組合。
  13. 如申請專利範圍第11項所述之半導體元件，其中該第二導電類型為N型，且該第二閘極層包括一摻雜物，該摻雜物包括砷、磷、或前述之組合。
  14. 如申請專利範圍第11項所述之半導體元件，更包括：一閘介電層，配置於該基板與該第一多晶矽層之間。
  15. 如申請專利範圍第11項所述之半導體元件，其中該基板為一矽基板。
  16. 如申請專利範圍第15項所述之半導體元件，更包括：第一源極與汲極區，位於該矽基板中，並分別位於該第一閘極層的兩側；以及 一第三多晶矽層，位於該第一閘極層與該第一源極與汲極區上。
  17. 如申請專利範圍第16項所述之半導體元件，其中該第三多晶矽層之位於該第一源極與汲極區上的部分的一上表面大抵上齊平於該矽基板的一上表面。
  18. 如申請專利範圍第15項所述之半導體元件，更包括：第二源極與汲極區，位於該矽基板中，並分別位於該第二閘極層的兩側；以及一第四多晶矽層，位於該第二閘極層與該第二源極與汲極區上。
  19. 如申請專利範圍第18項所述之半導體元件，其中該第四多晶矽層之位於該第二源極與汲極區上的部分的一上表面大抵上齊平於該矽基板的一上表面。
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