TW201351642A - 半導體裝置及其製作方法 - Google Patents

Abstract

一種半導體裝置，包括一半導體基底、一設置於半導體基底中的埋入層、一設置於半導體基底中的深井區、一設置於深井區中的第一摻雜區，且第一摻雜區接觸埋入層、一具有第一導電型之導電區，緊鄰第一摻雜區，且導電區的摻質濃度高於第一摻雜區的摻質濃度、一設置於第一摻雜區中的第一重摻雜區、一具有第二導電型之井區，設置於深井區中、一第二重摻雜區，設置於井區中、一閘極，設置於第一重摻雜區與第二重摻雜區之間的半導體基底上、一第一溝渠結構及一第二溝渠結構，其中第二溝渠結構之深度係實質上大於埋入層之深度。

Description

半導體裝置及其製作方法

本發明係關於一種半導體裝置及其製作方法，尤指一種具有溝渠結構的半導體裝置及其製作方法。

擴散金氧半導體元件(double-diffused MOS,DMOS)具有兩大分支，其一為橫向擴散金氧半導體元件(Lateral double-diffused MOS,LDMOS)，另一則為垂直擴散金氧半導體元件(Vertical double-diffused MOS,VDMOS)。其中，因DMOS具有較高的操作頻寬與操作效率，現已廣泛地應用於高電壓操作環境中，如中央處理器電源供應(CPU power supply)、電源管理系統(power management system)、直流/交流轉換器(AC/DC converter)以及高功率或高頻段的功率放大器等等。

對於LDMOS而言，其一般係包含一第一導電型(例如P型)的基底、設置於基底中的第二導電型(例如N型)的源極和汲極，其中，源極會埋設於P型井中、以及一設置於場氧化層上之閘極結構。當元件處於導通狀態時，源/汲極間之電流會流經汲極端所設置之低摻雜濃度、大面積的橫向擴散漂移區域而至源極端。因此，源極端與汲極端之間的高電壓得以被緩和，可使LDMOS獲得較高的崩潰電壓(breakdown voltage,V_bd)。

然而，由於習知LDMOS元件具有較大的元件間間距(cell pitch)，因此難以符合電子產品及其周邊產品尺寸微縮之趨勢。因此，有必要發展一新穎的半導體元件及其製作方法，以有效縮減元件之所佔面積，且維持相同電性表現。

本發明之目的之一在於提供一種具有溝渠結構的半導體裝置及製作此半導體裝置的方法，以節省半導體裝置所佔之水平面積。

根據本發明之一較佳實施例，係提供一種半導體裝置，其包括一半導體基底、一埋入層、一具有第一導電型之深井區，設置於半導體基底中，且深井區位於埋入層上、一具有第一導電型之第一摻雜區，其設置於深井區中，且第一摻雜區接觸埋入層、一具有第一導電型之導電區，緊鄰第一摻雜區，且導電區的摻質濃度高於第一摻雜區的摻質濃度、一具有第一導電型之第一重摻雜區，設置於第一摻雜區中、一具有第二導電型之井區，設置於深井區中、一具有第一導電型之第二重摻雜區，設置於井區中、一閘極，設置於第一重摻雜區與第二重摻雜區之間的半導體基底上、一第一溝渠結構，設置於閘極一側的半導體基底中，且第一溝渠結構接觸該埋入層、以及一第二溝渠結構，設置於相對第一溝渠結構之閘極另一側的半導體基底中，其中第二溝渠結構之深度係實質上大於埋入層之深度。

根據本發明之另一較佳實施例，係提供一種半導體裝置，其包括一半導體基底、一埋入層、一具有第一導電型之深井區，設置該半導體基底中，且深井區位於埋入層上、一具有第一導電型之第一摻雜區，其設置於深井區中，且第一摻雜區接觸該埋入層、一具有第一導電型之導電區，緊鄰第一摻雜區，且導電區包括金屬組成、一具有第一導電型之第一重摻雜區，設置於第一摻雜區中、一具有第二導電型之井區，設置於深井區中、一具有第一導電型之第二重摻雜區，設置於井區中、一閘極，設置於第一重摻雜區與第二重摻雜區之間的半導體基底上、一第一溝渠結構，設置於閘極一側的半導體基底中，且第一溝渠結構接觸該埋入層、以及一第二溝渠結構，設置於相對第一溝渠結構之閘極另一側的半導體基底中，其中第二溝渠結構之深度係實質上大於埋入層之深度。

根據本發明之又一較佳實施例，係提供一種半導體裝置的製作方法，包括下列步驟。首先提供一半導體基底並分別形成一埋入層及深井區於半導體基底中，其中深井區位於埋入層上。接著形成一開口於深井區內，其中開口之底部會暴露出部分之埋入層。形成一導電區於開口之側壁。繼以於開口內填滿一具有第一導電型之第一摻雜區。最後，分別形成至少一第一溝渠結構及至少一第二溝渠結構於深井區中，其中第一溝渠結構延伸至埋入層中而第二溝渠結構之深度係實質上大於埋入層之深度。

為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。

本發明首先提供一種半導體裝置，請參考第1圖。第1圖繪示本發明一較佳實施例之一半導體裝置的示意圖。如第1圖所示，本發明之半導體裝置20，包括一半導體基底22、一埋入層24、一深井區26、一第一摻雜區28、一導電區62、一井區30、一第一重摻雜區32、一第二重摻雜區34、一第三重摻雜區36、一閘極38、一第一溝渠結構40以及一第二溝渠結構42。其中，半導體基底22可包含例如一由砷化鎵、矽覆絕緣(SOI)層、磊晶層、矽鍺層或其他半導體基底材料所構成的基底。埋入層24係設置於半導體基底22中，在本實施例中，埋入層24可為一重摻雜之第一導電型之埋入層24，但不以此為限，其係用於隔絕，以防止電流訊號向下傳遞至具有第二導電型的半導體基底22而造成漏電。具有第一導電型的深井區26係設置於半導體基底22中且位於埋入層24上，其中半導體基底22可另包括一磊晶層(圖未示)，而深井區26設置於該磊晶層中，例如深井區26可設置於具有一厚度實質上約5微米(um)的磊晶層中。

一具有第二導電型的井區30以及一具有第一導電型的第一摻雜區28均設置於深井區26中，其中，井區30較佳係未接觸埋入層24，但不以此為限。其中，第一摻雜區28的頂部和底部會分別接觸於一第一重摻雜區32以及埋入層24。另外，一導電區62會設置於 深井區26以及第一摻雜區28之間，較佳為緊鄰並圍繞第一摻雜區28的外圍。在本發明中，導電區62係用以作為載子流通之路徑，相對於鄰近具有第一導電型的深井區26和具有第一導電型的第一摻雜區28而言，其具有較低的電阻率。根據不同實施例，導電區62可以包含第一導電型的摻質、金屬矽化物或金屬成分，但不限於此。此外，導電區62會具有一摻雜濃度梯度或金屬矽化物濃度梯度，其濃度會從導電區62與第一摻雜區28之界面往導電區62與深井區26之界面的方向遞減。上述之第一導電型可為N型或P型之一者，而第二導電型則為P型或N型之另一者，本較佳實施例係以第一導電型為N型而第二導電型為P型來做說明。

第一重摻雜區32及第二重摻雜區34均具有第一導電型，第一重摻雜區32設置於第一摻雜區28中，而第二重摻雜區34設置於井區30中。在本實施例中，第一重摻雜區32是用來作為半導體裝置20的一汲極，而第二重摻雜區34是用來作為半導體裝置20的一源極。第三重摻雜區36設置於井區30中，具有與井區30相同的第二導電型，且第三重摻雜區36可用於調控井區30的電位。閘極38設置於第一重摻雜區32與第二重摻雜區34之間的半導體基底22上，閘極38可包含一閘極介電層44、一閘極電極46、一蓋層48以及一側壁子50，而閘極38可為多晶矽、金屬矽化物或金屬等導電材質，其材質與製程為習知技術者所熟知，故不在此贅述。其中，部分井區30位於閘極38下方。

此外，第一溝渠結構40設置於閘極38一側的半導體基底22中，位於第一重摻雜區32與第二重摻雜區34之間，更詳細而言，第一溝渠結構40設置於第一摻雜區28與井區30間之深井區26中。第一溝渠結構40至少接觸埋入層24，且較佳係延伸入埋入層24中，但未貫穿埋入層24。第二溝渠結構42設置於相對第一溝渠結構40之閘極38另一側的半導體基底22中。第一溝渠結構40及第二溝渠結構42之組成均可包括絕緣材質，而第二溝渠結構42係用以提供半導體裝置20與其他設置於半導體基底22中的半導體裝置(圖未示)間的隔絕效果。其中，第一溝渠結構40及第二溝渠結構42之絕緣材質與製程亦為習知技術者所熟知，不多加贅述，而且第一溝渠結構40及第二溝渠結構42可分別製作，或者是藉由開口大小的不同來同時製作，使得第一溝渠結構40之一寬度係實質上小於第二溝渠結構42之一寬度，而第二溝渠結構42之一深度係實質上大於第一溝渠結構40之一深度，較佳更大於埋入層24之一深度。

本發明之半導體裝置20的一特徵在於提供一第一溝渠結構40以增加載子流通之路徑，以及設置有一導電區62以提供一具有較低導通電阻(R_on)，其可適用於各式高壓元件，例如應用在一垂直擴散金氧半導體元件(vertical double-diffused MOS,VDMOS)，當半導體裝置20處於導通狀態時，高電壓電流會透過路徑R1，從第一重摻雜區32流經具有較低電阻率之導電區62，而進入埋入層24。並再分別經過埋入層24中之一路徑R2以及第一溝渠結構40一側之路徑R3而流至閘極38下方之閘極通道(圖未示)。值得注意的是，本 發明係提供一導電區62作為載子流通之路徑，與習知技術的半導體元件相比，本發明可以提供較低的導通電阻(R_on)，因此可以降低元件操作時所消耗之功率。在此需注意的是，高壓電流的流通順序不限定於路徑R1至路徑R3，其也可以先流經路徑R3而終於路徑R1。。舉例來說，高壓電流可以先從井區30橫向流動至第一溝渠結構40之外圍，並順著第一溝渠結構40的外圍往下至埋入層24。繼以延著第一溝渠結構40之底部，在埋入層24內橫向流動至導電區62。最後順著導電區62往上流動至第一重摻雜區32。

本發明亦提供一種製作半導體裝置的方法，請參考第2圖至第10圖。第2圖至第10圖繪示了本發明之一較佳實施例之製作半導體裝置的方法之示意圖。如第2圖所示，提供一具有第二導電型的半導體基底22，並進行一離子佈植製程P1以形成一具有第一導電型的埋入層24於半導體基底22中。半導體基底22可包含例如一由砷化鎵、矽覆絕緣層、磊晶層、矽鍺層或其他半導體基底材料所構成的基底，埋入層24可包括一N⁺埋入層。接著，如第3圖所示，在形成埋入層24之後，可再形成一具有第二導電型的磊晶層52，以增厚半導體基底22，例如以選擇性磊晶成長(selective epitaxial growth,SEG)製程形成一厚度實質上約5微米的磊晶層52於埋入層24的上方。隨後全面性形成一遮罩層60。如第4圖所示，先圖案化此遮罩層60之後，接著在遮罩層60的覆蓋下進行一離子佈植製程P2，以於磊晶層52內形成一具有一第一導電型的深井區26，也就是說，深井區26位於埋入層24上的半導體基底22 中。在此需注意的是，深井區26和埋入層24之側邊並無切齊之必要。

在形成上述深井區26並去除遮罩層60之後，接著如第5圖所示，在磊晶層52之上方形成一遮罩層，並加以圖案化之。其製程可以是先形成一堆疊之多層結構，例如是依序形成氧化物墊層70、氮化物墊層72及光阻層76，之後再以微影暨蝕刻圖案化之。根據不同製程需求，另可以在形成光阻層76前，先行形成另一氧化物層74，例如TEOS層於氮化物層72之上。接著進行一蝕刻製程，將光阻層76之圖案轉移至深井區26內，而形成一暴露出埋入層24之開口78。其中，開口78之底部較佳切齊於埋入層24之表面，但不限於此。舉例來說，開口78之底部也可以部份伸入至埋入層24之內部。

繼以如第6圖所示，進行一摻雜製程(doping process)P3，形成一具有第一導電型之導電區62於開口78之側壁。根據本發明之一較佳實施例，摻雜製程P3係為一離子佈植製程，例如一斜向離子佈植製程，使得第一導電型之摻質可以被植入暴露出於開口78的深井區26中，而於深井區26內形成一電阻率較低之導電區62，以作為後續載子流通之主要路徑。

上述之摻雜製程P3除了是離子佈植製程之外，其也可以被均等地替代為其他製程，例如固相擴散(solid-phase diffusion,SPD)製 程或氣相擴散(vapor-phase diffusion,VPD)製程，但不限於此。舉例來說，在固相擴散製程部分，其製程可以在形成開口78後進行一沈積製程，將一具有第一導電型之摻質來源層(圖未示)填滿開口78。接著進行一熱驅入製程(drive-in)，俾使摻質來源層內之第一導電型摻質擴散進入深井區26中。其中，上述摻質來源層之成分包含磊晶矽、多晶矽、非晶矽或硼摻雜矽玻璃(arsenic silicate glass,ASG)，但不限於此。且上述之熱驅入製程可包含快速熱處理製程(rapid thermal process,RTP)、瞬間熱退火(spike thermal annealing)、雷射熱退火(laser thermal annealing,LTA)或雷射瞬間退火(laser spike annealing,LSA)，但不限於此。此外，若摻雜製程係為一氣相擴散製程，則具有第一導電型之摻質則可以藉由氣相的形式擴散進入深井區26中。

又，上述之導電區62之形成方式不僅限於摻雜製程，其也可以被矽金屬化製程所替代。亦即，導電區62之組成除了是具有第一導電型摻質之摻雜區，其也可以包括金屬矽化物。其詳細製程如下所述：首先第7圖所示，根據本發明之第二較佳實施，在形成開口78之後，全面沈積一層金屬層80於氮化物層72及開口78之表面。接著，在惰性氣體(例如氮氣)的環境下，進行一矽金屬化熱處理製程，例如一快速熱處理製程，使金屬層80內的金屬原子擴散進入深井區26內，而形成一導電區62，最後再去除未反應之金屬層80。其中，上述之金屬層80可包含鈦、鎳、鉑、鈷、鉻、鎢等金屬或其合金。在此需注意的是，導電區62內金屬矽化物之組成係對應於金 屬層80之成分。舉例來說，當金屬層80之組成為鎳時，金屬矽化物即為矽化鎳(nickel silicide)。再者，本發明之一較佳實施態樣，亦可在形成開口78並全面沈積金屬層80之後，直接對金屬層80進行一回蝕刻製程，以去除大部份的金屬層80，而於開口78之側壁表面形成一金屬側壁子(圖未示)，以作為導電區62。此外，根據其他較佳實施例，上述之導電區62另可以包括一磊晶層，其位置及功能大抵類似如上述實施例，為了簡潔起見，下文便不加以贅述。

因此，在上述之各實施例中，導電區62較佳係為一沿著開口78側壁分佈之結構，例如一環狀立體結構。又根據其他實施例，導電區62另可以位於開口78與埋入層24之交界面，例如第7圖中之導電區62，其部分位於埋入層24的表面。

最後如第8圖所示，進行一沈積和平坦化製程，將一具有第一導電型之半導體材料，例如多晶矽材料，填滿開口78，以於深井區26中形成一第一摻雜區28。且根據不同實施例，第一摻雜區28之底部可以直接接觸埋入層24或直接接觸導電區(圖未示)。

在此需注意的是，無論導電區62之主體為第一導電型之摻質或金屬矽化物，其均具有一濃度梯度分佈。舉例來說，若導電區62具有一摻雜濃度梯度時，則摻雜濃度會從導電區62與第一摻雜區28之界面往導電區62與深井區26之界面的方向遞減；若導電區62具有一金屬矽化物濃度梯度，則金屬矽化物濃度會從導電區62與第 一摻雜區28之界面往導電區62與深井區26之界面的方向遞減。

之後，利用氧化物墊層70、氮化物墊層72當作遮罩層，或可選擇性於其上再形成另一硬遮罩，來進行一溝渠隔離製程。如第9圖所示，形成第一溝渠40’及第二溝渠42’於半導體基底22中，並接著於第一溝渠40’及第二溝渠42’中填滿絕緣材質。而填滿第一溝渠40’以及第二溝渠42’的方法可包括下列步驟：首先，利用一化學沉積製程，例如高密度電漿化學氣相沈積(high density plasma CVD,HDPCVD)、次常壓化學氣相沈積(sub atmosphere CVD,SACVD)或旋塗式介電材料(spin on dielectric,SOD)等製程，形成一氧化物介電層(圖未示)以填滿第一溝渠40’以及第二溝渠42’。接著，進行一化學機械研磨製程，去除多餘的氧化層、多餘的氧化物介電層以及剩餘的圖案化遮罩層，以完成如第9圖所示的第一溝渠結構40以及第二溝渠結構42。其中，第一溝渠結構40及第二溝渠結構42可先後分別製作之，故此二者之寬度與深度可相同或不同；或者是藉由不同的開口大小來同時製作，使得第一溝渠結構40之一寬度係實質上小於第二溝渠結構42之一寬度，而第二溝渠結構42之一深度係實質上大於第一溝渠結構40之一深度，較佳更大於埋入層24之一深度。此時，第一溝渠結構40接觸埋入層24但未穿過埋入層24，且第二溝渠結構42之一底面位於埋入層24之一底面的下方。

隨後，進行一離子佈植製程以形成至少一井區30於第一溝渠結構40一側之深井區26中，其中，井區30具有一第二導電型，且較 佳係未接觸埋入層24。第一導電型係為N型或P型之一者，第二導電型係為P型或N型之另一者。在本實施例中，第一溝渠結構40位於井區30與第一摻雜區28之間，第一溝渠結構40環繞第一摻雜區28，而第二溝渠結構42環繞深井區26、第一溝渠結構40及第一摻雜區28，但不以此為限。離子佈植製程之步驟包括先將具有第二導電型的摻質植入深井區26中，再進一步利用熱處理製程驅入摻質。井區30之摻雜濃度係實質上相等於深井區26之摻雜濃度，且小於埋入層24之摻雜濃度，但不以此為限。

最後，形成至少一閘極38於半導體基底22上，閘極38可包含一閘極介電層44、一閘極電極46、一蓋層48及一側壁子50，由於閘極製程為習知技術者所熟知，故不在此贅述。閘極38重疊位於第一溝渠結構40與第二溝渠結構42之間的部分深井區26，且部分重疊第一溝渠結構40。之後，分別形成至少一第一重摻雜區32於第一摻雜區28中，以及至少一第二重摻雜區34於井區30中，第一重摻雜區32及第二重摻雜區34均係具有第一導電型，形成第一重摻雜區32及第二重摻雜區34的方法包括：利用閘極38與一圖案化遮罩(圖未示)作為遮罩，進行一離子佈植製程P5，以於閘極38兩側的半導體基底22中分別形成第一重摻雜區32及第二重摻雜區34。其中，第一重摻雜區32之摻雜濃度及第二重摻雜區34之摻雜濃度均係實質上大於深井區26之摻雜濃度、第一摻雜區28之摻雜濃度以及井區30之摻雜濃度。此時，第一溝渠結構40位於第一重摻雜區32與第二重摻雜區34之間，且第二溝渠結構42位於相對第 一溝渠結構40之閘極38另一側的半導體基底22中。另外，可再進一步進行一離子佈植製程P6，以形成至少一第三重摻雜區36於井區30中，第三重摻雜區36具有與井區30相同的第二導電型。在本實施例中，第一重摻雜區32包括一共用汲極，第二重摻雜區34包括源極，而第三重摻雜區36可用於調控井區30的電位。至此，完成半導體裝置56例如：VDMOS之結構。

如第10圖所示，在另一較佳實施例中，本發明的半導體裝置56可另外於周圍形成一淺溝渠隔離58，以提供半導體裝置56絕緣效果，避免半導體裝置56與半導體基底上其他元件(圖未示)互相干擾。淺溝渠隔離58的形成可整合於上述第一溝渠結構40以及第二溝渠結構42之製程中，也就是說，淺溝渠隔離58、第一溝渠結構40及第二溝渠結構42可同時完成，以節省生產成本，但不以此為限。淺溝渠隔離58之一深度d4實質上小於第一溝渠結構40之深度d1以及第二溝渠結構42之深度d2。

本發明之半導體元件除了具有第一溝渠結構和第二溝渠結構外，更進一步於深井區及第一摻雜區之接面形成一環狀立體結構之低電阻率導電區，藉由導電區電阻率小於鄰近深井區以及第一摻雜區之特性，使得載子更容易在第一重摻雜區與埋入層間流動，俾以改善元件之導通電阻以及功率消耗程度。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍 所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

20‧‧‧半導體裝置

22‧‧‧半導體基底

24‧‧‧埋入層

26‧‧‧深井區

28‧‧‧第一摻雜區

30‧‧‧井區

32‧‧‧第一重摻雜區

34‧‧‧第二重摻雜區

36‧‧‧第三重摻雜區

38‧‧‧閘極

40‧‧‧第一溝渠結構

40’‧‧‧第一溝渠

42‧‧‧第二溝渠結構

42’‧‧‧第二溝渠

44‧‧‧閘極介電層

46‧‧‧閘極電極

48‧‧‧蓋層

50‧‧‧側壁子

52‧‧‧磊晶層

54‧‧‧圖案化遮罩層

56‧‧‧半導體裝置

58‧‧‧淺溝渠隔離

60‧‧‧遮罩層

62‧‧‧導電區

70‧‧‧氧化物墊層

72‧‧‧氮化物墊層

74‧‧‧氧化物層

76‧‧‧光阻層

78‧‧‧開口

80‧‧‧金屬層

d1、d2、d4‧‧‧深度

P1、P2、P3、P5、P6‧‧‧離子佈植製程

R1、R2、R3‧‧‧路徑

第1圖繪示本發明一較佳實施例之一半導體裝置的示意圖。

第2圖至第10圖繪示了本發明較佳實施例之半導體裝置的製作方法之示意圖。

20‧‧‧半導體裝置

22‧‧‧半導體基底

24‧‧‧埋入層

26‧‧‧深井區

28‧‧‧第一摻雜區

30‧‧‧井區

32‧‧‧第一重摻雜區

34‧‧‧第二重摻雜區

36‧‧‧第三重摻雜區

38‧‧‧閘極

40‧‧‧第一溝渠結構

42‧‧‧第二溝渠結構

44‧‧‧閘極介電層

46‧‧‧閘極電極

48‧‧‧蓋層

50‧‧‧側壁子

62‧‧‧導電區

R1、R2、R3‧‧‧路徑

Claims (22)

1. 一種半導體裝置，包括：一半導體基底；一埋入層，設置於該半導體基底中；一具有第一導電型之深井區，設置於該半導體基底中，且該深井區位於該埋入層上；一具有該第一導電型之第一摻雜區，設置於該深井區中，且該第一摻雜區接觸該埋入層；一具有該第一導電型之導電區，緊鄰該第一摻雜區，且該導電區的摻質濃度高於該第一摻雜區的摻質濃度；一具有該第一導電型之第一重摻雜區，設置於該第一摻雜區中；一具有一第二導電型之井區，設置於該深井區中；一具有該第一導電型之第二重摻雜區，設置於該井區中；一閘極，設置於該第一重摻雜區與該第二重摻雜區之間的該半導體基底上；一第一溝渠結構，設置於該閘極一側的該半導體基底中，且該第一溝渠結構接觸該埋入層；以及一第二溝渠結構，設置於相對該第一溝渠結構之該閘極另一側的該半導體基底中，其中該第二溝渠結構之深度係實質上大於該埋入層之深度。
2. 如申請專利範圍第1項所述之半導體裝置，其中該導電區係為一環狀立體結構。
3. 如申請專利範圍第1項所述之半導體裝置，其中該導電區具有一摻雜濃度梯度，且該摻雜濃度從該導電區與該第一摻雜區之界面往該導電區與該深井區之界面的方向遞減。
4. 如申請專利範圍第1項所述之半導體裝置，其中該導電區設置於該第一溝渠結構及該第一摻雜區之間。
5. 如申請專利範圍第1項所述之半導體裝置，其中該第一溝渠結構設置於該第一摻雜區與該井區之間。
6. 如申請專利範圍第1項所述之半導體裝置，其中該半導體基底另包括一磊晶層，且該深井區係設置於該磊晶層中。
7. 如申請專利範圍第1項所述之半導體裝置，其中該第一溝渠結構之寬度係實質上小於該第二溝渠結構之寬度。
8. 如申請專利範圍第1項所述之半導體裝置，其中該第一導電型係為N型或P型之一者，且該第二導電型係與該第一導電型相異。
9. 一種半導體裝置，包括：一半導體基底；一埋入層，設置於該半導體基底中； 一具有第一導電型之深井區，設置於該半導體基底中，且該深井區位於該埋入層上；一具有該第一導電型之第一摻雜區，設置於該深井區中，且該第一摻雜區接觸該埋入層；一包括金屬組成之導電區，緊鄰該第一摻雜區；一具有該第一導電型之第一重摻雜區，設置於該第一摻雜區中；一具有一第二導電型之井區，設置於該深井區中；一具有該第一導電型之第二重摻雜區，設置於該井區中；一閘極，設置於該第一重摻雜區與該第二重摻雜區之間的該半導體基底上；一第一溝渠結構，設置於該閘極一側的該半導體基底中，且該第一溝渠結構接觸該埋入層；以及一第二溝渠結構，設置於相對該第一溝渠結構之該閘極另一側的該半導體基底中，其中該第二溝渠結構之深度係實質上大於該埋入層之深度。
10. 如申請專利範圍第9項所述之半導體裝置，其中該導電區係為一環狀立體結構。
11. 如申請專利範圍第9項所述之半導體裝置，其中該導電區之組成包括金屬矽化物。
12. 如申請專利範圍第9項所述之半導體裝置，其中該導電區具有 一金屬矽化物濃度梯度，且該金屬矽化物濃度從該導電區與該第一摻雜區之界面往該導電區與該深井區之界面的方向遞減。
13. 如申請專利範圍第9項所述之半導體裝置，其中該導電區設置於該第一溝渠結構及該第一摻雜區之間。
14. 一種半導體裝置的製作方法，包括：提供一半導體基底；形成一埋入層於該半導體基底中；形成一具有一第一導電型的深井區於該半導體基底中，且該深井區位於該埋入層上；形成一開口於深井區內，其中該開口之底部會暴露出部份該埋入層；形成一導電區於該開口之側壁；於該開口內填滿一具有該第一導電型之第一摻雜區；形成至少一第一溝渠結構於該深井區中，其中該第一溝渠結構延伸入該埋入層中；以及形成至少一第二溝渠結構於該半導體基底中，其中該第二溝渠結構之一深度係實質上大於該埋入層之一深度。
15. 如申請專利範圍第14項所述之半導體裝置的製作方法，其中形成該導電區的步驟係選自至少一下列步驟：形成一磊晶層於該開口之側壁上； 形成一金屬矽化物層於該開口之側壁上；形成一金屬層於該開口之側壁上；對該開口之側壁進行一離子佈植製程；對該開口之側壁進行一氣體擴散製程；以及將一摻質來源層填入該開口，並進行一熱驅入製程。
16. 如申請專利範圍第14項所述之半導體裝置的製作方法，其中該導電區之成分係包括金屬矽化物或具有該第一導電型之摻質。
17. 如申請專利範圍第14項所述之半導體裝置的製作方法，其中該導電區具有一摻雜濃度梯度，且該摻雜濃度從該導電區與該第一摻雜區之界面往該導電區與該深井區之界面的方向遞減。
18. 如申請專利範圍第14項所述之半導體裝置的製作方法，其中該導電區具有一金屬矽化物濃度梯度，且該金屬矽化物濃度從該導電區與該第一摻雜區之界面往該導電區與該深井區之界面的方向遞減。
19. 如申請專利範圍第14項所述之半導體裝置，其中該導電區設置於該第一溝渠結構及該第一摻雜區之間。
20. 如申請專利範圍第14項所述之半導體裝置的製作方法，其中該第一溝渠結構之寬度係實質上小於該第二溝渠結構之寬度。
21. 如申請專利範圍第14項所述之半導體裝置的製作方法，另包括：形成至少一閘極於該半導體基底上，且該閘極重疊位於該第一溝渠結構與該第二溝渠結構之間的部分該深井區；形成至少一第一重摻雜區於該第一摻雜區中，且該第一重摻雜區具有該第一導電型；以及形成至少一第二重摻雜區於該井區中，且該第二重摻雜區具有該第一導電型。
22. 如申請專利範圍第14項所述之半導體裝置的製作方法，其中該第一溝渠結構位於該第一重摻雜區與該第二重摻雜區之間。