TW200811970A - Method for connecting welding wires - Google Patents

Description

200811970 九、發明說明： -【發明所屬之技術領域】 胃 本發明係有關一種銲線連接方法，更詳而言之，係有 關一種用以電性導接複數電子元件之銲線連接方法。 【先前技術】 一般半導體封裝件中，為提供半導體晶片與基板間形 成電性連接，主要係將形成於半導體晶片主動面上之輝塾 贏打線至基板上’藉以構成該半導體晶片與基板之電性搞合 響關係。 、再者，於半導體晶片之電路設計時，為增加電流量或 為提升半導體晶片之電性品質，常需在半導體晶片之主動 面上設置接地銲墊或電源銲墊，且在同一接地銲墊或 銲墊上以二條以上之銲線電性連接至基板之接地墊接地 環）或電源墊（電源環）；而為滿足在半導體晶片之單一銲墊 上打設二條以上銲線之需求，業界遂發展出長銲墊之設 _計，該長銲墊之尺寸係較一般之銲墊尺寸大約一倍以上， 如此方可提供足夠之銲墊面積以在同一銲墊上打設多條銲 線。 請參閱第1A及1B圖，係顯示接置於基板u上之半 導體晶片ίο之主動面上設有一般銲墊1〇1與長銲墊1〇2, «亥鋅墊101係用以供該半導體晶片丨〇與基板1丨間訊號傳 遞，而該長銲墊102係用以供半導體晶片1〇與基板n形 成接地或電源之電性連接，因此該基板11上係設有接地墊 (或為接地環）12,以供半導體晶片1〇之長銲墊1〇2透過多 19260 5 200811970 條銲線13而電性連接至該接地墊（接地環）12，該些鲜線u ，係利用銲線機（黯ebGnder)反覆進行打線作#，以使該 ，長銲墊102電性導接至該接地環（接地環）12。 由圖中可看出長銲墊之功效係為了連接出多條銲 線’然而’由於長料U之面積係數倍於-般銲墊，因此 於晶片面積固定下，長銲墊將佔用晶片之可用面積，使得 晶片上的鲜塾數量減少。 /、有長麵墊之晶片其總面積必須加大以容納更 夕數里之知墊，然而這卻與晶片朝小尺寸化之趨勢相違。 復請參閱第2圖，如美國專利第5,777,345號所揭露 .ί顯不另一習知之半導體封裝件示意圖，其係為多晶 片堆豐之半導體封裝件，該半導體封裝件係包括基板& 植設於該基板21上之第一晶片20a、以及植設於該第一晶 =施上之第二晶片鳥，為供該第一及第二晶片20a,2.0b 電性連，至該基板21，該第一晶片施係設有長鲜塾2〇2, •:供5亥弟二晶片20b藉由銲線23a而電性連接至該第一晶 # 20a之長知墊2〇2，再由該第—晶片2如之長銲墊2〇2 错由銲線23b電性連接至基板21。 υΓ，以長#墊進行多層晶4之電性連接，亦具有如前 述的習知缺點。 因此’如何提供—種銲線連接方法，改善前述習知技 柯所存在之缺失，實為當今崎思考之課題。 【發明内容】 ’本發明之一目的在於 鑒於以上所述習知技術之缺點 19260 6 200811970 提供一種可於單一接點上連接出複數條銲線之銲線連接方 、法。 ' 本發明之又一目的為提供一種銲線連接方法，俾增加 晶片之可用面積與節省製程成本。 本發明之另一目的為提供一種銲線連接方法，俾符合 晶片小尺寸化之趨勢。 為達上揭目的，本發明揭示一種銲線連接方法，以供 電性連接複數電子元件，係包括：先於第一電子元件之電 性接點上形成導電凸塊；自第二電子元件之電性接點上打 線至該導電凸塊；接著自該導電凸塊上打線至該第二電子 兀件，以於該導電凸塊上連接複數條銲線，且構成該第一 及苐二電子元件之電性連接。 於實施本發明之製程時，係利用打線機（Wire b〇nder) 之鲜嘴將金線熔成一球狀而形成導電凸塊（金質凸塊（Au Stud))於第一電子元件之電性接點上，並於第二電子元件之 修電=接點上形成一球型接點（ballbond)，再移動該銲嘴 至導電凸塊，接著截斷該銲線以於該導電凸塊上形成一第 一縫接銲點（stitch bond)，接著利甩打線機於該導電凸 塊之第一縫接銲點上形成球型接點，再移動該銲嘴至該第 =電子元件，接著截斷該銲線以形成一第二縫接銲點f而 完成該第一及第二電子元件間之打線作業。 該第一電子元件可為半導體晶片，其電性接點係為設 於該半導體晶片主動面上之銲墊，該第二電子元件可為基 板，其電性接點係為設於該基板上之接地墊（環）或電源^ 19260 7 200811970 (絃）等。另該第二電子元件亦可為導 -點係為=導線架中之接地導腳或晶片座等。-電性接 法亦之銲線連接方法之要點’本發明之銲線連接方 應用於多數電子元件間之電性連接，尤為半導體Γ 片堆豐結構中相互之電性連接， 、日曰 中$ 由^ 係包括·於稷數電子元件 -中，显㈣導I之電性接點接置導電凸塊；自該電子元件 •=於該¥電凸塊所對應之電子元件之電性接點打線至 着"¥電凸塊；接著自該導電凸塊打線至另-電子元件上， ^政該^電凸塊上連接出複數條銲線而電性連接各該電子 兀件。 於一貫施態樣中，該些電子元件係為基板、接置於該 基板上之第一晶片以及接置於該第一晶片上之第二晶片。 於第-晶片銲墊形成導電凸塊，接著自該基板打線 至該弟-晶片之導電凸塊，以形成該第一晶片與基板之電 性連接’然後再自該第二晶片打線至該第一晶片之導電凸 塊:以構成第-及第二晶片之電性連接。亦或先於該第一 及第二晶片銲塾形成導電凸塊，接著利用反向輝線技術自 該基板打線至該第-晶片之導電凸塊，以及自該第一晶片 之導電凸塊打線至該第二晶片之導電凸塊，以構成該基 板、第一及第二晶片之電性連接。 於另-^施態樣中，該複數之電子^件係分別為基 板、以及堆疊於該基板上而成複數階梯狀之半導體晶片， 係先於該底層晶片銲墊上設置導電凸塊，以自該基板之電 性接點打線至该底層晶片之導電凸塊，以及由其餘各層晶 19260 8 200811970 片打線至該底層晶片之導電凸棟，以供接置於基板上 -層晶片藉本發明之銲線連接方法達成各層晶片、以 性連接。另外，亦可於該基板以外之各層晶 -又置¥电凸塊’以利用反向銲線製程之技術電性連接 ::反：=晶片之導電凸塊’再依序由下層晶片之導電凸 二”反向銲線技術打線至上層晶片之導電凸塊，以構成 基板與堆疊其上之晶片間的電性連接。 相較於習知技術中必須以4 而造成_ y ^ 加長之銲墊連接複數銲線 方；:用：片可用面積之現象，藉由本發明之銲線連接 輝if:業集中於單-導電凸塊上，以不加長晶片 使一晶片— 塾之習知技術為了於一具加長鲜塾之晶片上保持鲜 線連接^晶片以較Α之尺寸設計，而本發明之銲 、、又運接方法，因不須設置加長之鍟 =連接多條銲線’因此晶片可朝小尺寸化之 有的’本發明之鲜線連接方法所需之製程技術，以既 之電：:ΓΓ達成:無論應用於晶片與導㈣ 效益 用於夕層晶片的電性連接皆具有良好之 具節tr’本發明之鲜線連接方法可改善習知缺點並 【實二功效’實具備高度產業利用價值。 19260 9 200811970 以下係藉由特定之具體實施例說明本發明之實施方 .式，熟習此技藝之人士可由本說明書所揭示之内容輕易地 -瞭解本發明之優點與功效。 第一實施例 請簽閱第3A圖至第3D圖，係本發明之銲線連接方法 第一實施例之示意圖。 -如第3A圖所示，係將第一電子元件接置於第二電子 ；元件上，該第一電子元件為半導體晶片30，該第二電子元 參件為基板3卜該第一及第二電子元件上係設有電性接點， 如形成於该半導體晶片30主動面上之銲墊3〇1，以及形成 於該基板31上之接地墊（或接地環）32(亦可為電源墊或 電源環），且於該半導體晶片3〇之至少一銲墊3〇1上形成 導電凸塊34，該導電凸塊34可為金質凸塊（Au Stud )， 其係利用鮮線機燒結金線而成型於焊塾上。 如第3B圖所示，利用反向銲線技術（reverseb〇nd) _自基板31之接地墊（環）32上銲接銲線33a至該導電凸 塊34，使該銲線33a以接近水平之角度銲結於該導電凸塊 34。該銲線33a係為金線，其係利用一打線機（Wire b〇nder) 之銲嘴35於該基板31之接地墊(環）32上利用銲嘴35先形 成一球型接點331a ( ball bond)，再移動該銲嘴至該 導電凸塊34,接著截斷該銲線33a以形成一縫接銲點332a (stitch bond)，而完成自該基板31上之接地墊（環）32 至汶半$體晶片30上之導電凸塊34之打線作業。復請配 &參閱第3C圖，係為對應第3B圖之上視圖，用以顯示接 19260 10 200811970 =於第曰二電子元件（基板)上之第—電子元件（半導體晶片） 利用鲜線而相互形成電性導接。 、如弟3D圖所不，再利用—般打線作業，&自先前形 成；該‘ ι凸塊34上之縫接銲點332a上銲接銲線现至 «亥基板31之接地塾（環）32。該打線作業係於導電凸塊μ 之縫接銲點332a上絲成—球型接點 35至該基板31之接地塾(環”2,接著截斷該鮮線2 以形成另一縫接銲點33孔，而完成該第一及第二電子元件 (晶片及基板)間之重覆打線作業，如第 示該第3D圖之上相m。H 丄# 馬”、、頁 ϋ之上視圖另，由於該半導體晶片30與該基 之弟-次銲線連接係由該基板31 #丁線至該導電凸 34,藉著銲線33a以接近水平角度銲結於該導電凸塊a 而不影響後續於該導電凸塊34之銲線…之縫接鮮點 a上形成鲜線33b之製程。 ^二貫施例 _ 請參閱第4圖， 之示意圖。 係本發明之銲線連接方法第二實施例 本毛月之第一貫施例與第一實施例大致相同，盆主要 差異係在於第二實施例中，該第二電子元件係為導線架 Λ $線木41具有—晶片座411以及複數設於該晶片座 41周圍之導腳412，以 χ日日片庄 丰¥體晶片40之第一電子元件 上#^日日片座Μ1上，且於該半導體晶片4G之銲塾401 又有導電凸塊44，以利用銲線43a及銲線视先後自 4腳架之電性接點，亦即該導腳412(例如為接地導腳） 19260 11 200811970 電性連接至該半導體晶片4G之導電凸塊44 -凸塊44電性連接至導腳412。 自該¥ % ，另該導㈣之t性接點除可料料，_ 座，以利用該晶片座提供半導體晶片接地作用。 _第三實施例 外請參閱第5A圖至第5C圖’係本發明之鋒線連接方^ 弟二實施狀示意圖m性連接複數電子元件。 如第5A圖所示，該些電子元件係具有晶片承载件， 例如基板5〗、接置於該基板51上之第—晶片咖、以及為 置於該第-晶片5Ga上之第二晶片_，於該基板51、第 —晶片50 a及第二晶片50b上係分別設有接地墊51〇、箱 ，50U及銲墊501b等電性接點，且於該第—晶片5^之 鮮墊501a上設置有導電凸塊54。 、如第5B圖所示，接著，利用反向銲線作業以自未設 有導電凸塊之電子元件，打線至該導電凸塊，亦即自該基 春板51之接地墊510銲接銲線53a至該第一晶片5〇&之導^ 凸塊54。該反向銲線作業係於基板51之接地墊51〇上利 用銲嘴55先形成有一球型接點531a(ballb〇nd)，再移 動该銲嘴55至該導電凸塊54，接著截斷該銲線53a以形 成缝接!干點532a ( stitch bond)，而完成自該基板51之 電丨生接點（接地塾510)至該第一晶片5〇a之導電凸塊54之 打線作業。另外，該基板51之電性接點除可為接地墊外亦 可為電源墊等。 如第5C圖所示，於該第二晶片5〇b之銲墊501b上以 12 19260 200811970 銲鳴55形成一球型接點53lb’再移動該銲嘴55至該導電 凸塊54上之縫接銲點532a’以形成銲線53b，接著截斷該 銲，53b而形成另一縫接銲點532b，以形成該第二晶片5仳 至第一晶片50a之電性連接。 另外，该第一、二晶片50a，5〇b間之銲線連接亦可以 反向銲線製程之技術來達成，如第5D圖所示，可先於該 第二晶片50b之銲墊5〇ib上形成有一導電凸塊54，，當完 ，該基板51與該第一晶片術間之銲線連接後，可於縫接 銲點532a上形成球型接點531b，並由該球型接點，以 反向銲線之技術銲接銲線53b，至該第二晶片5〇b之導電凸 塊54 ，而兀成该第一、二晶片5〇a，5〇b間之打線作業。 弟四貫施例 〆、 請參閱第6圖，係應用本發明之銲線連接方法第四實 施例所形成之半導體結構之示意圖。 、 本發明之第四實施例係與第三實施例大致相同，其主 籲要差異在於該半導體結構具一基板61以及接置於該美 61上之複數層半導體晶片，包括位於底層之第一晶/ 6〇a、設於該第一晶片60a上之第二晶片6叽、以^接續設 於該第二晶片60b上之第三晶片6〇c，而形成一階梯狀之 半導體結構。該多晶片堆疊之半導體結構中，至少該第一 晶片60a之銲墊上接置有導電凸塊64。 本實施例係自該基板61之電性接點以反向銲線之技 術銲接銲線63a至該第一晶片60a之導電凸塊64，接著於 該第二晶片60b上形成球型接點65a並由該球型接點65a 19260 13 200811970 銲接銲線63b至該第一晶片60a之導電凸塊64，同樣地， 於該第三晶片60c上形成一球型接點65b，並由該球型接 •點65b銲接銲線63c至該第一晶片6〇a之導電凸塊64，而 使該第片60a所具之導電凸塊64上連接有多條婷線。 應注意的是，本實施例亦可以參照前述第三實施例之 反向銲線製程之技術電性連接各層之晶片，在此一情況下 •除了該基板61外各層之晶片均具有導電凸塊。 目此，料晶片堆疊之半導體結構可藉此銲線連接方 法電性連接各元件，其中所有的半導體晶片皆藉一正常尺 寸之電性連接塾即可同時具有複數條銲線以連接至上層及

I層之半導體晶片。此外，該多晶片之堆疊數目不以:圖 式之3層晶片為限。 M 再者说述之多晶片堆疊之丰導士雄__ 、、 2架作為晶片承載件’並得利用銲線以供堆疊於該 •腳切數層+導體晶片電㈣接至該導線架之晶片座及導 二以加長之電性連接塾連接複數銲線 成^用曰曰片可用面積之現象 方法，將打線作業集中於單 /月之#線連接 連接塾之前提下使—電性賴 加晶片之可用面積。夕以線’進而增 另外’習知技術為了於— 保持電性連接塾之數旦_/、加“性連接塾之晶片上 而本發明之銲、=二只能將晶片以較大之尺寸設計^ 連接方法，因為不須具有加長之電性連接 19260 14 200811970 墊即可便利地於單一電性連接墊上連接多條銲線，因此晶 •片可朝小尺寸化之趨勢持續發展。 • 再者，本發明之銲線連接方法所需之製程技術以既有 的機台設備即可達成，無論應用於由晶片電性連接至具導 腳之導電裝置或應用於多層晶片的電性連接皆具有良好之 效益。 ‘ 惟以上所述之具體實施例，僅係用以例釋本發明之特 • 點及功效，而非用以限定本發明之可實施範疇，在未脫離 _本發明上揭之精神與技術範疇下，任何運用本發明所揭示 内容而完成之等效改變及修飾，均仍應為下述之申請專利 範圍所涵蓋。 【圖式簡單說明】 第1A及1B圖係顯示習知技術之銲線連接方法應用於 電性連接晶片與基板， 第2圖係顯示習知技術之銲線連接方法應用於電性連 _接具多層晶片之半導體封裝件； • 第3A至第3E圖係說明本發明之銲線連接方法之第一 具體實施例； 第4圖係說明本發明之銲線連接方法之第二具體實施 例； 第5A至第5D圖係說明本發明之銲線連接方法之第三 具體實施例；以及 第6圖係說明本發明之銲線連接方法之第四具體實施 例0 15 19260 200811970 【主要元件符號說明】 Ί0 半導體晶片 -101 一般銲墊 102 長銲墊 11 基板 12 接地環 13 鲜線 21 基板 20a 第一晶片 20b 弟二晶片 202 長銲墊 23a 銲線 23b 鲜線 30 半導體晶片 31 基板 1 301 鲜塾 32 接地墊（環） 33a 銲線 331a 球型接點 332a 縫接銲點 33b 銲線 331b 球型接點 332b 縫接銲點 34 導電凸塊 200811970 35 銲嘴 ，40 半導體晶片 -401 銲墊 41 導線架 411 晶片座 412 導腳 43a 鋅線 43 b 銲線 44 導電凸塊 50a 第一晶片 501a 銲墊 50b 第二晶片 501b 鲜塾 51 基板 510 鲜線藝 1 53a 焊線 531a 球型接點 531b 球型接點 532a 缝接銲點 532b 缝接銲點 53b，53b， 銲線 54,54， 導電凸塊 55 銲嘴 60a 第一晶片 200811970 60b 弟二晶片 ^ 60c 第三晶片 -61 基板 63a 銲線 63b 銲線 63c 銲線 - 64 導電凸塊 * 65a 球型接點 • 65b 球型接點

Claims (1)

1. 200811970 十、申請專利範圍： 以供電性連接複數電子元件，係 1. 一種銲線連接方法 包括： 點上形成導電凸塊； 點上打線至該導電凸 於第一電子元件之電性接 塊； 自第二電子元件之電性接 以及 2·

   4· 6·

   該導

   自該導電凸塊上打線至該第二電子元件c 如申請專職圍第1項之料連接方法n 電凸塊係為金質凸塊。 〃 如申請專利範圍第！項之銲線連接方法， 線係為金線。 〃 如申請專利範圍第1項之銲線連接方法，纟中，係利 用反向銲線製程，以使 —帝— _ ” 弟—书子兀件之電性接點透 過鋅線而電性連接至該導電凸塊。 2第：項之銲線連接方法，其中，該反 線係於^二電子元件之電性接點上利用打 鋥嘧石#、耸 （allbond)，再移動該 駕至该^r電凸塊，接著截齡 點（wGnd)。 _〜線以形成—縫接銲 如申请專利範圍第5項之错绩、查 唄之紅線連接方法，其中，係利 用打線製程，以自該導電凸持 二士 ♦电凸塊上之缝接銲點透過銲線 而電性連接至該第二電子元件。 如申請專利範圍第6項之銲線連接方法，其中， 線製程係於該導電凸塊之缝接銲點上先形成—球型接 19260 19 200811970 以形成另一縫接銲點 再移動#嘴至該第二電子元件，接著截斷該銲線 8· 9. 如申請專利範圍第1項之銲線連接方法，其中，該第 一電子元件係為半導體晶片，其電性接點為銲塾。 如申请專利範圍第】項之銲線連接方法’其中，該第 -電子70件為基板，其電性接點為設於該基板上之接 地墊、接地環、電源墊及電源環之其中一者。 _ 10.如申請專利範圍第！項之銲線連接方法，1中，該第 3:?:為導線架，該導線架具有-晶片座及複數 口又於該晶片座周圍之導腳， 腳及晶片座。Η I其電性接點可選擇為導 u.:種銲線連接方法，以供電性連接複數電子元件，係 以及 於至少-電子元件之電性接點上接置導電凸塊； 打線未設有導電凸塊之電子元件之電性接點上 打線至该導電凸塊。 其中，該導 12·如申請專利範圍第Π項之銲線連接方法， 電凸塊係為金質凸塊。 該銲 13.如申請專利範圍第11項之銲線連接方法，其中， 線係為金線。 八 14‘:申請專利範㈣u項之銲線連接方法， =鮮線製程，以使電子元件之電性接點2 而％性連接至導電凸塊。 、在 19260 20 200811970 15. 2請專㈣_ 14項之銲線連接方法，其中，該反 二::耘係於該電子元件之電性接點上利用打線機 =先形成—球型接點（ballbQnd)，再移動該鮮嘴 該導電凸塊，接著截斷該銲線以形成一縫接銲點 C stitch bond )。 _ .16.2請專·㈣u項之銲線連接方法，其中，係於 成j導電凸塊之電子元件上利用打線機之鲜嘴先形 =型接點’再移動該銲嘴至該導電凸塊，接著截 崎該鋅線而形成一縫接銲點。 如申明專利範圍第項之 電子元件係為、 其中，該些 件上7載牛以及依序堆疊於該晶片承載 件上之禝數半導體晶片，以構 18·如申請專利範17 s 夕日日片堆豐結構。 月寻利乾圍弟17項之銲線連接方法，其中 片承载件為基板及導線架之其中。 曰曰 以如申請專利範圍第17項之銲線 方 於嗲曰f啄運接方法，其中，接置 饥如件之底層晶片係具有導電凸塊。 片承：件:乾圍弟：9項之鲜線連接方法，其中，該晶 之導當Λ 、以反向鮮線製程而輝接辉線至該底層晶片 之導電凸塊。 ①曰日曰 21·如申請專利範圍第19項 層晶片之其餘晶片_接"5接方法’其中，該底 玟-種ri… 線至該導電凸塊。 包括： 接方法，以供電性連接複數電子元件，係 於至少二電子元件之電性接點上接置導電凸塊 19260 21 200811970 自未設有導電凸塊之電子元件之電性接點上利用 反向銲線製程銲接銲線至其中一電子元件之導電凸塊 上；以及 A 自前述之導電凸塊上利用反向銲線製程銲接銲線 至另一電子元件之導電凸塊上。 23·如申請專利範圍第22項之銲線連接方法，其中，該 電凸塊係為金質凸塊。 人、 24. 第22項之銲線連接方法，其中，該銲 線係為金線。 25. 如申請專利範圍第22項之銲線連接方法，其中， 呈!於該電子元件之電性接點上利用打線機 成一球型接點(ballbond)，再移動該録嘴 …電凸塊’接者截斷該銲線以形成_缝接輝點 (stitch bond )。 26. ^請專利範圍第25項之銲線連接方法，其中，係利 •銲==程’以自該導電凸塊之缝接銲點上透過 27 至另—具有導電凸塊之電子元件。 ^專利乾圍第26項之銲線連接方法，其t， :鲜線製程係於該導電凸塊之縫接_點上先形成一°球 1接點，再移動銲嘴至另一 ' 荖选齡兮π成 电子兀件之導電凸塊，接 者截跅忒知線而形成另一縫接銲點。 28.如申請專利範圍第22項之銲续诘# + 带；分杜在达 貝之知線連接方法，其中，該些 件上之複數半導體晶片， 隹：於“片承载 乃以構成一多晶片堆疊結構。 22 19260 200811970 29·如申請專利範圍第28項之銲線連接方、去 片承载件為基板及導線架之其中一者。去，其中， 30.如申請專利範圍第28項之銲線連接方法， 曰曰片堆豐結構中，除該晶片承載件外，:、 兵餘各層 上分別接置有導電凸塊。 該晶 該多 晶片

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