TW200414680A - Spare cell architecture for fixing design errors in manufactured integrated circuits - Google Patents

Description

200414680 玖、發明說明： 【發明所屬之技術領域】 本發明係關於一種積體電路之修復方法與裝置。 地，本發明係關於積體邏輯電路中的備用元件架構及 置與連結。 【先前技術】 雖然有各種不同的工具與技術可來檢查與驗證一 的積體電路（I c)設計，之後再將其送到生產線製造 仍有一些設計錯誤，直到該設計已於晶圓及/或模組階 全實施、製造並測試後才會被偵測到。在記憶體與邏 路中，可建構備援設計，使其具有用於修復之備用元 當發現設計缺陷時，其必須被隔離並取代，或以不同 式連結。隔離通常係利用一聚焦離子束 （focused beam; FIB)來進行，其藉由離子_鑛（ion sputter 來切斷缺陷元件之連結。藉由添加反應氣體並調整操 數，亦可進行導體材料之離子誘導沈積（ion-ind d e p o s i t i ο η )。這使得晶片設計者能夠先評估修正後 果，再利用金屬層改變來進行設計改變，更符合成本效 因為，在產生一新金屬層之前，設計者可先使用一 FI 來使修正生效。 取代的型式係利用通常散佈於 1C中的備用元件。 輯電路中’此種傳統的設計缺陷修復方式’是在電路 佈備援邏輯閘，例如AND閘與0R閘，以做為取代之用 要被取代的缺陷電路元件亦為單一 AND或0R閘，則此 312/發明說明書(補件)/93-01/92128686 特別 其配 個新 ，但 段完 輯電 件。 的方 ion i ng ) 作參 u c e d 的結 益， :B機 在邏 中散 。只 種方 200414680 法是可接受的。當元件需要用來取代較為複雜之邏輯功能 時，則會產生困難。例如，欲取代一 X0R功能，需要將二 個A N D閘與一個0 R閘連結在一起。然而，由於單一邏輯閘 一般係個別地分散於電路中，將其連接在一起所需的線路 會變得相當迂迴。再者，由於在曰漸縮小的晶片空間中要 容納越來越多的元件，因此越來越難找到佈線路徑，用來 將單一取代閘連接在一起而形成一更進階之閘，及用來將 缺陷邏輯的輸入與輸出更改方向。一種替代方案係在電路 中散佈一組完整之邏輯功能。然而，這並非符合成本效益 之解決方案，因為在一組功能中只有少數幾個功能會被用 到，而其餘功能將會被閒置。 一種較為多功能之解決方案需要使用可組態邏輯區塊 (configurable logic block)。例如，頒發給 Wong 等人 之美國專利第6，2 5 5，8 4 5號，其教示一或多個反向器與一 可組態邏輯建構區塊（例如一多工器）之組合，以形成一 種可予以組態而執行複數個不同邏輯閘功能之備用元件。 初始狀態下，反向器與可組態邏輯區塊之輸入與輸出並未 以任何特定方式連結在一起。在其備用狀態中，備用元件 中所有電路的輸入被繫接至I C上可使用之參考電壓，例如 V c c或V s s。欲使用備用元件時，將一或多個連接至參考電 壓之輸入連結切斷，輸入與輸出被選擇性地彼此互連，及/ 或連接至晶片上預定邏輯電路的信號與元件。W ο n g等人所 教示的技術有助於減少所需備用元件的數量，並減少形成 進階閘所需之連結數量。然而，在某些情況中，佈線路徑 6 312/發明說明書(補件)/93-01/92128686 200414680 可能需要將反向器橋接至可組態邏輯區塊，並且，必 話，需要從可組態邏輯區塊橋接至一正反器。由於多 晶片使用高密度電路，使得其難以找到佈線路徑，並 由於利用F I B製造電性連結是很慢的過程，本發明之 在於提供一種備用元件結構，其不需要如此多的内部 來達成。Wong等人之專利所揭示之備用元件邏輯並未 到用於備用元件可實施之任何邏輯方程式的路徑佈線 I C佈局設計者所面臨的另一項重要問題，在於需要 一平衡時脈樹（c 1 〇 c k t r e e )，以便維持同步邏輯。然 需要透過不可預期之距離的佈線路徑連接至正反器的 接腳，對於既有的時脈樹而言，可能會很容易地破壞 敏平衡之時脈樹。因此，本發明之另一目的在於提供 備用元件結構，其不會打亂一預定平衡時脈樹。 【發明内容】 上述目的已可藉由可組態組合網路（CCN; configur combinatorial network)形式之備用元件來達成，其 略性地配置於一客戶 IC中做為備用元件。利用金屬 改，將一電源供應或接地連接至特定位置，備用元件 組態以執行各種積之和（例如X 0 R、N 0 R或更複雜之邏 能）邏輯功能，不需額外之反向器。其具有二輸入匯 饋送至一 CCN : —功能輸入匯流排及一方程式輸入 排；此等匯流排各具有不同之功能。CCN之輸出可連 一 D正反器（D F F )，D F F之時脈接腳連接至一預定時脈 功能輸入匯流排係載有用於CCN之資料，而方程式輸 312/發明說明書(補件)/93-01/92128686 要的 數1C 且， 目的 連結 考慮 〇 具有 而， 時脈 一靈 一種 able 係策 層修 可被 輯功 流排 匯流 接至 .樹。 入匯 7 200414680 流排係载有指定C C N功能之組態控制信號。 為了促進有效率之FIB修復，備用元件CCN及DFF (在 積體電路設計階段中）係配置於靠近已被確認為對缺陷元 件取代具有高度可能需求之邏輯區域。一備用元件與鄰近 邏輯區域之間的連接路徑的定義方式，係可確保在期望邏 輯區域附近達成自動配置佈線，使得CCN之啟動不會打亂 靈敏平衡之時脈樹。 【實施方式】 在本發明之較佳具體例中，如圖 1所示，備用元件 11 包含複數個具有第一與第二輸入之0R閘，做為第一與第二 功能輸入端F I N 1 1 0與F I N 2 1 2及一方程式輸入匯流排端 E Q I N 1 4之輸入閘，方程式輸入匯流排端E Q I N 1 4載有一 第一方程式輸入信號線 E Q I N [ 0 ]、一第二方程式輸入信號 線E Q I N [ 1 ]、一第三方程式輸入信號線E Q I N [ 2 ]、一第四方 程式輸入信號線 E Q I N [ 3 ]、一第五方程式輸入信號線 EQIN[4]、一第六方程式輸入信號線EQIN[5]、一第七方程 式輸入信號線 E Q I N [ 6 ]及一第八方程式輸入信號線 E Q I N [ 7 ]。方程式輸入線E Q I N [ 7 : 0 ]係藉由一第一組八個反 向器 1 3而反向，分別用於各個輸入線。第一功能輸入端 1 0係連接至第一與第二0 R閘1 6與2 4之第一輸入，並連 接至第二反向器4 4之輸入。第二反向器4 4之輸出係連接 至第三與第四0 R閘1 8與2 6之第一輸入。第二功能輸入端 1 2係連接至第五與第六0 R閘2 0與2 8之第一輸入，並連 接至第三反向器4 6之輸入。第三反向器之輸出係連接至第 8 312/發明說明書(補件)/93-01 /92128686 200414680 七與第八〇 R閘2 2與3 〇之第一 知入。第一方程式輸入信號 線E Q I Ν [ 〇 ]連接至第一 0 R閘！ 6夕哲 J 1 0之第二輸入。第二方程式 輸入信號線EQIN[1]連接至第三〇R閘18之第二輸入。第 三方程式輸入信號線EQIN[2]連接至第五〇R問2〇之第二 輸入。第四方程式輸入信號線EqIN[3]連接至第七〇R閘22 之第一輸入。第五方程式輸入信號線E Q丨N [ 4 ]連接至第二 〇R閘2 4之第二輸入。第六方程式輸入信號線E Q丨N [ 5 ]連接 至第四OR閘26之第二輸入。第七方程式輸入信號線 EQIN[ 6]連接至第六〇R閘28之第二輸入。第八方程式輸入 信號線EQ I N [ 7 ]連接至第八0R閘3 0之第二輸入。前四個 方程式輪入信號線EQ I N [ 3 : 0 ]亦連接至一第一 4-輸入Nand 閘1 5 ’而後四個方程式輸入信號線E Q I N [ 7 ·· 4 ]連接至— 主一第 二4 -輸入NAND閘17。第一、第三、第五與第七2〜仏

乙輸入〇R 閘16、18、20、22的輸出以及第一 4 -輸入NANDpq h 厂甲]丨5之 輸出係連接至一第一 5 -輸入A N D閘3 2的輸入。筮_ 币二、第 四、第六與第八〇 R閘2 4、2 6、2 8、3 0的輸出以及第一 4 輸入N A N D閘1 7之輸出係連接至一第二5 -輸入a N D閑3 4 的輸入。第一與第二5-輸入AND閘32與34之輪出係連接 至一第九2-輸入0R閘36之輸入。對於輸出需要—η τ 13正反 器（DFF )的應用，第九2-輸入0R閘36的輸出將會連接 至一 D F F 3 8之輸入。D F F 3 8的時脈接腳，係連技s 钱至可能 需要修正錯誤之預定邏輯區域中的一既有時脈樹。Df ^ 3 8 的掃瞄資料輸入接腳可連接至預定邏輯的邏輯掃吗鍵。 本發明之一項優點在於，CCN會遵照一給定之方程式 31以發明說明書(補件)/93-01所128686 9 200414680 如下列範例所示，其中取代需要一互斥〇 R ( X 〇 R )閘。X 〇 R 閘之邏輯方程式可以下式表示： OUT二（FINiFIN2)+(FIN丨FIN2) 上述方程式可對映到CCN方程式如下： OUT[0] = (FIN2 + EQIN[1]) (FIN2 + EQIN[6]) · (FIN} ^EQTN[5])· (FiN, + EQIN{A]) {EQIN[1]^ EQIN[6]^ EQIN[5]^ EQIN[4]) I^[3]).(FIN2 + EQIN[2])· (FIN^ 印师])·(爾丨 + Ι〇ΪΝ[0])· (EQIN[3)^ EQIN[2}^ EQIN[\]^ EQIN[0]) 這表示第一與第二5 -輸入A N D閘2 1與3 4的輸出必須分別 為F I N .TUT與ΉΤΤ F I Ν 2。為了產生此種輸出，第一 5 -輸入 AND閘32之輸入應具有一個FIN!及一個FIN 2及三個1， 而第二 5 -輸入 AND閘 34之輸入應具有一個 FINi及一個 FIN2及三個1。為了將FIN!而非ΓΪΤΓ提送至第一 5 -輸入 AND閘32之輸入，第一 2 -輸入OR閘16之方程式輸入 EQ I N [ 0 ]必須為‘‘ 0 ”，且第三2 -輸入0R閘1 8之方程式輸入 E Q I N [ 1 ]必須為“ 1”。同樣地，為了將Ϊ1Τ2而非F I N 2提送至 第一 5 -輸入A N D閘3 2之輸入，第五2 -輸入0 R閘2 0之方 程式輸入E Q I N [ 2 ]必須為“ 1 ”，且第七2 -輸入0 R閘之方程 式輸入E Q I N [ 3 ]必須為”。由於四個方程式輸入信號線的 最後一者為1，第一 4 -輸入N A N D閘1 5的輸出也必須為卜 為了在第二5 -輸入A N D閘2 4的輸出提供—F I N丨F I N 2，其輸 入必須由一個ΤΓν /、一個F I Ν 2、及三個1所組成。其達成 方式為，傳送“ 1，，至第二 2 -輸入 0 R閘 2 4之方程式輸入 10 312/發明說明書(補件)/93-01/92128686 200414680 EQ IN "[4]、 •傳送‘ ‘0，， ，至 第κ ，輸入 OR 閘 26 之 方 程 式 入 EQ IN _[5]、 、傳送‘ ‘ 0” ，至 第六輸入 OR 閘 28 之 方 程 式 竿刖 入 EQ IN [6]、 並傳送“ 1，， 至第 八輸 入 OR 閘 30 之 方 程 式 罕刖 入 EQ IN [7]。 由 於匹 !個 方 程式輸入信號線的最後- -者為 卜 第 二 4- -輸入 NAND 丨 間 17 的輸 出也必 、須 丨為1 0 因 此 概 言 之 為 了 將CCN 組態 成 一 X0R 閘， 並 考 慮 第 -— 反 向 器 1 : 3， 八 個 2- 輸 入0R :閘 之方 程 式 輸入 ‘ EQI :N[ 7 : 0 ; ]的 信 號 應 具 有 下 列 順 序 ·· 0 110 1 001 〇 第 一與 第 二 4 - -罕刖 入 NAND 閘 1 5 > 17 可 用 於 產 生 如 AND 與 0R 之 單一 功 能。 例 如 ，將 CCN 轉 換 成 單 一 AND 閘 其 方 程 式 為. OUT- FIN.· F I N2 方 程 式輸 入 信號 線 EG !IN[7:0] 之' 結. 果 信 號 將 為 0 0 0 0 0 1 0 1 〇 EQ IN [7:4 ]中的四個 1 可確保： 第二 4- 輸 入 N A N D 閘： 17 竿刖 出 0， 進而確保第二E 丨-輸入 AND 閘 34 ί出 0 0 此 等用 於 方程 式 輸 入之方程式阜 命 入/ ί言 號 1 4 的 產 生 方 式 ， 係在 缺 陷元 件 取 代期 間， 使 用 F I Β 系 統 將 匯 流 排 中 的 第 二 、第 二 、第 五 與 第八 條線 連 接 至 電 源 供 應 ， 並 使 其 餘 的 線 維持 連 接到 接 地 〇為 了進 一 步 縮 短 F I B 修 復 或 金 屬 層 再 處 理 ， 可 將輸 入 匯 流排 連接 至 預 定 邏 輯 的 特 殊 功 能 暫 存 器 功能 暫 存i 丨可透過任何 串 列 或 並 列 裝 置 .如 SCAN 、 JTAG 、及 軟 體使 用 者 介面 而載 入 特 定 八 位 元 二 進 位 數 〇 在 今曰 高 度模 組 化 之積 體電 路 中 一 典 型 之 微 控 制 器 可 包 括 一處 理 器核 心 、 一 ί己 憶體 模 組 一 外 部 匯 流 排 介 面 312/發明說明書(補件)/93-01 /92128686 11 200414680 模組、與内部匯流排、複數個計時器模組、及各種串列與 並列周邊介面模組，例如用於萬用同步異步收發機 (USART; Universal Synchronous Asynchronous Receiver Transmitter)、通用串列匯流排（USB; Universal Serial B u s )及並列匯流排之模組。此等模組典型係處於各種不同 的發展階段。此等模組有些已被重複使用於各種電路中， 因此對於缺陷取代的需求很低，而其他電路可能剛第一次 施行，因此對於修復錯誤修正的機會很高。因此，將備用 元件策略性地配置於後者型式模組的附近，將可顯著縮短 佈線距離，並改善缺陷修復效率。然而，目前配置與佈線 工具傾向將未連接之備用元件以隨機的方式配置，並將所 有的輸入連接至接地。一配置與佈線工程師在金屬修正修 復時將必須找出佈線路徑。本發明獨特地將輸入分開，使 得設計者可將備用元件的功能輸入端連接至高度可能需要 缺陷元件取代之區域，不必修改預定功能，同時使方程式 輸入維持連接至接地。如此，可藉由配置與佈線工具，將 備用元件自動地配置在靠近最可能發生缺陷元件取代之區 域。 圖2中顯示一積體電路晶片6 0，其具有複數個周邊功能 模組，例如一萬用同步異步收發機（U S A R T ) 6 2、通用串列 匯流排（USB)64、及串列周邊介面（SPI; Serial Peripheral Interface) 66。若已確定USB 64係為具有高修復缺陷元 件取代可能性的模組，接著在設計階段期間，備用元件之 功能輸入6 8係連接至最可能需要缺陷元件取代之U S B 6 4 12 312/發明說明書(補件)/93-01/92128686 200414680 邏輯區域的既有功能信號（序列或組合閘輸出）。因此，不 僅會有功能輸入 6 8用之預先存在佈線路徑可用於缺陷元 件取代，而且配置與佈線工具將自動地將C C N 7 2配置在靠 近U S B 6 4模組，藉以縮短用於C C N 7 2之輸出的佈線路徑。 對於需要具有D正反器之輸出的缺陷元件取代，可採用 圖3所示之另一種連結方式。圖3中，備用閘元件8 0中 D F F 8 4的時脈接腳7 4可在其備用狀態中連接至U S B 6 4中 一時脈樹8 2的分支，藉此，當需要缺陷元件取代時，可不 需要連接時脈接腳，可能可減少時脈樹的不平衡。再者， 由於時脈接腳7 4連接可強迫配置與佈線工具將D F F 8 4配 置於靠近晶片之可能需要缺陷元件取代之區域，且由於 C C N 8 6之輸出係連接至D F F 8 4，功能輸入7 6將位於靠近 缺陷元件取代區域，藉此可縮短功能輸入7 6之可能佈線距 離。 雖然以上僅顯、示可組態組合邏輯的一種具體例，但閱讀 本發明之揭示内容後，熟習此項技術者將可快速暸解，亦 有其他方式可使用簡單組合邏輯元件來實現一積之和（s u m 〇f p r 〇 d u c t )邏輯功能。亦可將多個C C N連結在一起以形 成一單一備用閘元件。 【圖式簡單說明】 圖1係為本發明備用元件之較佳具體例的邏輯電路圖， 其係為可組態組合網路 （c ο n f i g u r a b 1 e c 〇 m b i n a t 〇 r i a 1 network ； CCN)之型式，並連結D正反器（DFF)。 圖2係為一方塊圖，其顯示一種不使用D F F而將一備用 13 312/發明說明書(補件)/93-01/92128686 200414680 元件連接至一預定邏輯區域的方式。 圖3係為一方塊圖，其顯示另一種使用D F F而將一備用 元件連接至一預定邏輯區域的方式。 (元件符號說明） 10 第一功能輸入端 11 備用元件 12 第二功能輸入端 13 反向器 14 方程式輸入匯流排端 15 第一 4 -輸入N A N D閘 16 第一 0 R閘 17 第二4 -輸入NAND閘 18 第三0 R閘 20 第五0R閘 22 第七0R閘 24 第二0R閘 26 第四0R閘 28 第六0R閘 3 0 第八0R閘 32 第一 5 -輸入A N D閘 34 第二5 _輸入A N D閘 36 第九2 -輸入0 R閘 38 D正反器（D F F ) 44 第二反向器 312/發明說明書® 件)/93-01/92128686 14

200414680 46 第三反向器 6 0 積體電路晶片 6 2 萬用同步異步收發機（USART ) 64 通用串列匯流排（U S B ) 66 串列周邊介面（SP I ) 6 8 功能輸入

7 2 CCN 7 4 時脈接腳

7 6 功能輸入 80 備用閘元件 8 2 時脈樹 84 D正反器（DFF)

8 6 CCN

312/發明說明書(補件)/93-01 /92128686 15

Claims (1)

1. 200414680 拾、申請專利範圍： 1 .複數個散佈於積體電路中之備用元件，其位在一具有 複數個互連邏輯元件、潛在性地包括至少一缺陷邏輯元件 之積體電路中，用於取代任一該缺陷邏輯元件，每一備用 元件包含： 一可組態組合網路（CCN ; configurable combinatorial network)，可執行複數個積之和（sum of product)邏輯 功能中的任一者，該C C N具有複數個接收控制信號之方程 式輸入端，控制信號可組態CCN以執行一或多個特定邏輯 功能，複數個功能輸入端；及 一或多個輸出端，可選擇性地連接至積體電路取代一缺 陷邏輯元件，以便從積體電路接收各種資料信號，並將對 資料信號執行特定邏輯功能所得之一結果輸出至積體電 路。 2.如申請專利範圍第1項之備用閘元件，其中，C C N之 輸出端係連接至一 D正反器之輸入端。 3 .如申請專利範圍第2項之備用閘元件，其中，D正反 器之一時脈接腳係連接至積體電路之一區域中的一預先存 在時脈樹，該區域已被確認為對缺陷元件取代具有高度可 能需求。 4.如申請專利範圍第2項之備用閘元件，其中，D正反 器之一掃瞄資料輸入接腳係連接至積體電路之一區域中的 一預先存在時脈樹，該區域已被確認為對缺陷元件取代具 有雨度可能需求。 16 312/發明說明書(補件)/93·01/92128686 200414680 5 .如申請專利範圍第1項之備用閘元件，其中，複數個 功能輸入端的至少其中一者係在其備用狀態中連接至積體 電路之區域，該區域已被確認為對缺陷元件取代具有高度 可能需求。 6 ,如申請專利範圍第1項之備用元件，其中，複數個功 能輸入端的至少其中一者係在其備用狀態中連接至積體電 路之一區域，該區域已被確認為對缺陷元件取代具有高度 可能需求，且一 D正反器係連接至相同區域中之一時脈樹。 7. 如申請專利範圍第1項之備用閘元件，其中，當C C N 在一備用狀態中時，方程式輸入端係任意地連接至電源端 或電源接地端，及其中，當CCN在一主動狀態中時，方程 式輸入端係選擇性地透過金屬層修改而連接至電源供應 端，藉此將CCN轉變成一特定組合網路。 8. 如申請專利範圍第1項之備用閘元件，其中，方程式 輸入端係連接至一暫存器，CCN之邏輯功能係由暫存器中 所儲存之一值決定，暫存器可透過任何串列與並列裝置而 存取。 9. 如申請專利範圍第1項之備用閘元件，其中，C C N包 含一第一、第二、第三、第四、第五、第六、第七、與第 八2 =輸入0R閘，各具有一第一與一第二輸入和一輸出’ 及一第一與第二4 -輸入N A N D閘，各具有四輸入和一輸出， 第一 0R閘之第一輸入係連接至一第一功能輸入端，第二 〇R閘之第一輸入係連接至該第一功能輸入之補數，第三0R 閘之第一輸入係連接至一第二功能輸入端，第四OR閘之第 17 312/發明說明書(補件)/93-01/92128686 200414680 一輸入係連接至該第二功能輸入之補數，第五OR閘 輸入係連接至該第一功能輸入端，第六0R閘之第一 連接至該第一功能輸入之補數，第七0R閘之第一輸 接至該第二功能輸入端，第八0R閘之第一輸入係連 第二功能輸入之補數，其中，第一 '第二、第三、 第五、第六、第七、與第八0 R閘之第二輸入係連接 一、第二、第三、第四、第五、第六、第七、與第 式輸入信號線，每一方程式輸入信號線係透過一反 連接至方程式輸入端其中一者，第一、第二、第三 方程式輸入信號線係連接至第一 4 -輸入N A N D閘之 而第五、第六、第七與第八方程式輸入信號線係連 二4 -輸入N A N D閘之輸入，其中，第一、第二、第 四2 -輸入0 R閘之輸出以及第一 4 -輸入0 R閘之輸出 至一第一 5 -輸入 AND閘，而第五、第六、第七與： 閘之輸出以及4 -輸入0 R閘之輸出係連接至一第二 AND閘，第一與第二5_輸入AND閘各具有五輸入與 輸出，其中，第一與第二5 -輸入A N D閘之輸出係連 第九2 -輸入0 R閘，第九2 -輸入0 R閘具有二輸入 出，該第九0 R閘之輸出係連接至C C N之輸出端，藉 對功能輸入執行一特定積之和組合邏輯操作，如選 式輸入至電源供應之連結所決定者，並在C C N之輸 出結果。 1 0 .複數個散佈於積體電路中之備用元件，其位 有複數個互連邏輯元件、潛在性地包括至少一缺陷 312/發明說明書(補件)/93-01/92128686 之第一 輸入係 入係連 接至該 第四、 至一第 八方程 向器而 與第四 輸入， 接至第 三與第 係連接 _八0R 5 -輸入 一單 接至一 及一輸 此，CCN 定方程 出端輸 在一具 邏輯元 18 200414680 件之積體電路中，用於取代任一該缺陷邏輯元件，每一備 用元件包含： 一可組態組合網路（CCN ; configurable combinatorial network)，用於執4亍複數4固積之矛口 （sum_of-product)邏 輯功能中的任一者，該C C N具有複數個接收來自積體電路 之可變資料信號的功能式輸入端，複數個接收控制信號之 方程式輸入端，控制信號可組態C C N以執行一或多個特定 邏輯功能，及一或多個輸出端，輸出對資料信號執行邏輯 功能所得之一結果，其中，複數個功能輸入端的至少其中 一者係在其備用狀態中連接至積體電路之一區域，該區域 已被確認為對缺陷元件取代具有高度可能需求。 1 1 .如申請專利範圍第 1 0項之備用閘元件，其中，C C N 之輸出端係連接至一 D正反器之一輸入。 1 2.如申請專利範圍第1 0項之備用閘元件，其中，D正 反器之一時脈接腳係連接至積體電路之一區域中的一預先 存在時脈樹，該區域已被確認為對缺陷元件取代具有高度 可能需求。 1 3 .如申請專利範圍第1 0項之備用閘元件，其中，當C C N 在一備用狀態中時，方程式輸入端係任意地連接至電源接 地端或電源供應端，及其中，當CCN在一主動狀態中時， 方程式輸入端係選擇性地透過金屬層修改而連接至電源供 應端，藉此將CCN轉變成一特定組合網路。 1 4.如申請專利範圍第1 0項之備用閘元件，其中，方程 式輸入端係連接至一暫存器，C C N之邏輯功能係由輸入至 19 312/發明說明書(補件)/93-01/92128686 200414680 暫存器中之一值決定，暫存器可透過任何串列與並列裝置 而存取。 1 5 .如申請專利範圍第 1 0項之備用閘元件，其中，C C N 包含一第一、第二、第三、第四、第五、第六、第七、與 第八2 -輸入0R閘，各具有一第一與一第二輸入和一輸出’ 及一第一與第二4_輸入NAND閘，各具有四輸入和一輸出’ 第一 0 R閘之第一輸入係連接至一第一功能輸入端，第二 0 R閘之第一輸入係連接至該第一功能輸入之補數，第三0 R 閘之第一輸入係連接至一第二功能輸入端，第四0R閘之第 一輸入係連接至該第二功能輸入之補數，第五0R閘之第一 輸入係連接至該第一功能輸入端，第六0R閘之第一輸入係 連接至該第一功能輸入之補數，第七0 R閘之第一輸入係連 接至該第二功能輸入端，第八0 R閘之第一輸入係連接至該 第二功能輸入之補數，其中，第一、第二、第三、第四、 第五、第六、第七、與第八0R閘之第二輸入係連接至一第 一、第二、第三、第四、第五、第六、第七、與第八方程 式輸入信號線，每一方程式輸入信號線係透過一反向器而 連接至方程式輸入端其中一者，第一、第二、第三與第四 方程式輸入信號線係連接至第一 4 -輸入N A N D閘之輸入， 而第五、第六、第七與第八方程式輸入信號線係連接至第 二4 -輸入NAND閘之輸入，其中，第一、第二、第三與第 四2 -輸入0 R閘之輸出以及第一 4 _輸入N A N D閘之輸出係連 接至一第一 5 -輸入AND閘，而第五、第六、第七與第八0R 閘之輸出以及第二4 -輸入N A N D閘之輸出係連接至一第二 20 312/發明說明書(補件)/93-01 /92128686 200414680 5-輸入AND閘，第一與第二5-輸入AND閘各具有五輸入與 一單一輸出，其中，第一與第二5-輸入AND閘之輸出係連 接至一第九0R閘，第九0R閘具有二輸入及一輸出，該第 九0R閘之輸出係連接至CCN之輸出端，藉此，CCN對功能 輸入執行一特定積之和組合邏輯操作，如選定方程式輸入 至電源供應之連結所決定者，並在C C N之輸出端輸出結果。 1 6 . —種積體電路中之缺陷邏輯元件取代方法，包含： 確認一積體電路很可能需要進行缺陷元件取代之至少 ' 區域， 將具有一可組態組合網路之一備用元件配置於積體電 路很可能需要進行缺陷元件取代之每一區域； 將可組態組合網路之任何功能輸入連接至很可能需要 進行缺陷元件取代之邏輯區域的任何既有功能信號；及 每當需要進行缺陷元件取代時，組態並啟用備用元件。 1 7.如申請專利範圍第1 6項之方法，其又包含停用一缺 陷元件。 1 8.如申請專利範圍第1 6項之方法，其中，啟用步驟係 經由金屬層修改而達成。 1 9.如申請專利範圍第1 7項之方法，其中，停用步驟係 經由金屬層修改而達成。 2 ◦.如申請專利範圍第1 6項之方法，其中，備用閘元件 又包括一 D正反器。 2 1 .如申請專利範圍第2 0項之方法，其又包括將D正反 器時脈接腳連接至可能需要進行缺陷元件取代之區域中之 21 312/發明說明書(補件)/93-01/92128686 200414680 一既有時脈樹，該連接係發生於D正反器處於一備用狀態 時〇 22. —種積體電路，包含： 複數個可組態組合網路（C C N )形式之備用元件，備用 元件係位於已被確認為對缺陷元件取代具有高度可能需求 之積體電路之區域，每一備用元件具有修正路徑連接至該 等區域，用於取代任何缺陷元件。

   22 312/發明說明書(補件)/93-01/92128686