SU974581A1 - Таймер - Google Patents

Description

(54; ТАЙМЕР

Изобретение относитс  к радиотехнпке и может быть использовано в автоматике и системах управлени .

Известны интегральные таймеры,содержаьще два компаратора, триггер, разр дный ключ и выходной каскад. К такой схеме подключены два внешних врем задаюЕцих элемента - резистор и конденсатор которые невыгодно вводить внутрь многофункциональной ИС таймера.

Однако такие таймеры имеют недостаточную точность формировани  выходного импульса.

Известен таймер, выполненный на основе известного принципа мостового делител , одно плечо моста представл ет собой резистивный делитель, другое - врем задающую RC-цепь, а в диагональ моста включен компаратор напр жени  2.

Недостатком этого устройства  вл етс  невысока  точность формировани  выходных импульсов минимальной длительности.

Цель изобретени  - повышение точности формировани  выходных импульсов .

Дл  достижени  указанной цели в таймер, содержащий первый, второй и

третий резисторы, первый компаратор напр х ени , первый вход которого через первый резистор соединен с шиной положительного источника питани  и через последовательно включенные второй и третий резисторы соединен с общей шиной, второй вход которого соединен с выводом Порог таймера, второй компаратор напр жени  на пер10 вом и втором транзисторах р-и-Ртнпа, диоде, транзисторе типа и генераторе стабильного тока, причем эмиттеры первого и второго транзисторов р-п-Р типа соединены между

Claims (2)

15 собой и через генератор стабильного тока подключены к источнику положительного напр жени , база первого транзистора соединена с выводом таймера Запуск, база второго тран20 зистора через третий резистор соединена с общей шиной, коллектор второго транзистора соединен с анодом диода и базой транзистора м-Р-и типа , катод диода и эмиттер ц-Р- тран25 зистора подключены к общей шине, триггер, первый вход которого сое,тинен с выходом первого компаратора, второй вход соединен с коллектором первого р-и-р транзистора и коллекто30 ром м-р-и транзистора, выходной каскад , первый вход которого соединен с первым выходом триггера, BTopofl вход соединен со вторым выходом три , разр дный ключ на транзисторе И типа, база которого соединен , с вторым выходом триггера, эмиттер соединен с общей шиной, а коллектор Соединен с выводом Разр д таймера введены третий и четвертый транзисторы р-и-р типа, второй генератор стабильного тока и блок смещени , пр этом эмиттеры третьего и четвертого транзисторов через второй генератор стабильного тока соединены с источником положительного напр жени , база третьего транзистора соединена с первым выходом триггера, коллектор которого соединен с общей шиной, база четвертого транзистора через блок смещени  подключена к источнику положительного напр жени , коллектор четвертого транзистора соединен с базой транзистора и-р-и типа. На чертеже представлена функциональна  схема таймера. Таймер содержит компаратор 1 напр жени , компаратор 2 -Нсгпр жени , триггер 3 с выходами QQ , выходной каскад 4, резистивный делитель на резисторах 5, б и 7 разр дный ключ на транзиторе 8, транзисторы 9 и 10 р-П-р типа, генератор 11 стабильного тока, блок 12 смещени  базы транзистора 10, опорные входы 13 и 14, вход 15 компаратора 2, вход 16 компаратора 1,рем задающий резистор 17 и конденсатор 18 . На опорные входы первого и второго компараторов подаютс  потенциалы от делител  (три одинаковых резистора 5, 6 и 7), Нормальное состо ние разр дного ключа на транзиторе 8 насыщенное ( в это врем  внешний конденсатор 18, подключенный между входом компаратора 1 и общей шиной замкнут на землю). Если на вход 14 компаратора 2 подан отрицательный импульс запуска и потенциал этого входа,оказываетс  меньше напр жени  порога / то компаратор 2, а за ним и триггер 3 переключа.ютс  и на выходе Q триггера отрабатываетс  отрицательный перепад. Этим скачком транзистор В закрываетс  по базе, конденсатор 18 начинает зар жатьс  через внешний резистор 17 от источника питани  Е j . В случае отсутстви  дополнительных транзисторов 9 и 10, генератора11 тока, блока 12 смещени  на выходе компаратора 2 сохран етс  высокий потенциал до момента окончани  импульса запуска. Когда потенциал на конденсаторе превышает напр жение 2/3 Е порог срабатывани  компаратора 1), компаратор 1 переключаетс  и переводит триггер в исходное состо ние в случае, если ,к этому моменту на выходе компаратора 2 присутствует низкий потенциал . В результате переключени  триггера транзистор 8 открываетс  положительным перепадом и конденсатор 18 |С большой скоростью разр жаетс  на .общую шину через насыщенный транзистор 8. На этом цикл работы таймера заканчиваетс . Он длитс  после импульса запуска врем  Т l,. причем коэффициент 1,1 определ етс  тем, что конденсатор зар жаетс  до потенциала 2/3 Е1и. В случае., если импульс не заканчиваетс  за врем  Т 1,1 , на выходе триггера неопределенное состо ние -И выходной импульс имеет длительность, определ емую моментом окончани  импульса запуска, что  вл етс  недопустимым. Таким образом, необходимым условием нормальной работы таймера  вл етс  условие ,,аг l,. В случае, когда-fcjon сравнимо с 1, существенно возрастает погрешность формировани  длительности выходного иглпульса, определ ема  как -fe-0 °° 1,1K4Ct / вследствие того, что компаратор 2, реализованный на основе дифференциального каскада с динамической нагрузкой обладает низким быстродействием . Поэтому импульс, подаваемый на вход триггера с выхода компаратора 2 зат нут по сравнению с входным импульсом запуска таймера на величину пор дка нескольких микросекунд. Это мало отражаетс  на точности формировани  выходного импульса при больших длительност х последнего (свыше 1 мс,но существенно (до 50%) вли ет при формировании коротких временных интервалов (или последовательности импульсов высокой частоты). Чтобы устранить указанный недостаток в схему введены два транзистора Р-И-Р типа 9 и 10, генератор 11 стабильного тока, блок 12 смещени . Кагда на выходе Q отрабатываетс  положительный перепад, транзистор 9, управл емый по базе этим перепадом, закрываетс  и ток генератора 11 течет через транзистор 10. БЛОК 12 смещени  задает на базу посто нное смещение, необходимое дл  полного переключени  тока генератора 11 из транзистора 9 в транзистор 10 положительным перепадом с выхода Q триггера 3. Ток коллектора транзистора 10 создает падение напр нсени  на диоде и открывает транзистор, в результате чего потенциал коллектора транзистора и, следовательно, на входе триггера 3 падает, что дает возможность переключитьс  триггеру 3 при срабатывании компаратора 1. Когда напр жение на конденсаторе 18 становитс  равным порогу, срабатывает компаратор 1 и переключаетс  триггер 3, ток генератора 11 переключае с  в транзистор 10. Таким образом, дополнительно введенные элементы позвол ют устранить действие входного импульса на вход триггера 3 пр длительности выходного импульса, близкой к импульсу запуска. При дли тельности импульса запуска,значитель но превышающей ,1 RtCt .точность формировани  выходного импульса не улучшаетс . Наибольший эффект дости гаетс  при минимальной длительности формируемого выходного импульса, пр этом точность выходного импульса улуч шаетс  на 30%. Таким образом, введение в схему таймера дополнительных элементов позвол ет значительно улучшить точность формировани  выходного импуль са минимальной длительности при дли тельности запускающего импульса, сравнимой с длительностью выходного импульса, что позвол ет расширить область применени  таймера в радиоэлектронной аппаратуре. Формула изобретени  Таймер, содержащий первый, второ и третий резисторы, первый компаратор напр жени , первый вход которого через первый резистор соединен с шиной положительного источника питани  и через последовательно включенные второй и третий резисторы соединен с общей шиной, второй вход которого соединен с выводом Порог таймераj второй компаратор напр жени  на первом и втором транзисторах р-и-р типа, диоде, транзисторе н-р-и типа и генераторе стабильного тока, причем эмиттеры первого и второго транзисторов р-и-р-типа со единены между собой и через генера.тор стабильного тока подключены к источнику положительного напр ткени  база первого тразистора соединена с выводом таймера Запуск, база второго транзистора через трети резистор соединена с общей шиной, коллектор второго транзистора соединен с анодом диода и базой транзистора и-р-ц типа, катод диода, и эммитер м-р-птранзистораподключен к общей шине ; триггер, первый вход которого соединен с выходом первого компаратора, второй вход соединен с коллектором первого р-и-р транзистора и коллектором п-р-и транзистора, и коллектором ц-р-п транзистора, выходной каскад, первый вход которого соединен с первым выходом триггера , второй вход соединен со вторым выходом триггера, разр дный ключ на транзисторе п-р-м типа, база которого соединена с вторым выходом триггера, эмиттер соединен с общей шиной, а коллектор соединен с выводом Разр д таймера, отличающийс  тем, что, с целью повышени  точности формировани  выходных импульсов, в него введены третий и гетвертый транзисторы р-п-р типа, второй генератор стабильного тока и блок смещени , при этом эммитеры третьего и четвертого транЗ1 сторов через второй генератор стабильного тока соединены с источником положительного напр жени , база третьего транзистора соединена с первым выходом триггера, коллектор соединен с общей шиной, база четвертого транзистора через блок смещени  подключена к источнику положительного напр жени , коллектор четвертого транзистора соедз{нен с базой транзистора типа. Источники информации, прин тые во внимание при экспертизе 1.Шило В. .Линейные интегральные схемы. М., Сов. радио, 1979, с. 233-237.

2.Дь конов В.П. Интегральные таймеры и их применение в импульсных устройствах. Зарубежна  радиотехника , 1978, 6, с. 48 ( прототип ) .