[go: up one dir, main page]

SU888204A1 - Запоминающее устройство - Google Patents

Запоминающее устройство Download PDF

Info

Publication number
SU888204A1
SU888204A1 SU802893231A SU2893231A SU888204A1 SU 888204 A1 SU888204 A1 SU 888204A1 SU 802893231 A SU802893231 A SU 802893231A SU 2893231 A SU2893231 A SU 2893231A SU 888204 A1 SU888204 A1 SU 888204A1
Authority
SU
USSR - Soviet Union
Prior art keywords
outputs
groups
inputs
elements
main
Prior art date
Application number
SU802893231A
Other languages
English (en)
Inventor
Александр Юрьевич Веревкин
Владимир Николаевич Кустов
Original Assignee
Военный Инженерный Краснознаменный Институт Им.А.Ф.Можайского
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Военный Инженерный Краснознаменный Институт Им.А.Ф.Можайского filed Critical Военный Инженерный Краснознаменный Институт Им.А.Ф.Можайского
Priority to SU802893231A priority Critical patent/SU888204A1/ru
Application granted granted Critical
Publication of SU888204A1 publication Critical patent/SU888204A1/ru

Links

Landscapes

  • Memory System Of A Hierarchy Structure (AREA)

Description

(5) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО
Изобретение может быть преимущественно использовано дл  хранени  и обработки запросов на прерыва ние вычислительных систем с большим количеством источников запросов. Известны запоминающие устройства 1, 2 . Одно из известных ЗУ содержит запоминающие регистры, считывание информации из которых производитс  по общему сигналу разрешени , при этом вс  хран ща с  на регистре информаци одновременно поступает на выходные шины. Причем, если возникает необходимость проанализировать состо ние только одного или нескольких разр дов , приходитс  использовать арифметическо-логическое устройство и осуществл ть это при помощи операций логического умножени , логического сложени , сравнени  и условных перех дов Г1 . Недостатком этого ЗУ  вл етс  ограниченна  область применени . Из известных устройств наиболее близким техническим решением к изобретению  вл етс  ЗУ, содержащее две группы схем И, выходы которых, соединены с выходами ЗУ, два регистра, выходы которых соединены с соответствующими первыми входами двух групп схем И, а вторые входы первой группы схем И соединены соответственно с первой группой входов ЗУ f2j. Недостатком этого ЗУ  вл етс .то, что оно не позвол ет производить выборочное считывание информации из регистров по отдельным разр дам, а также то, что в нем, исход  из принципа его работы, не может быть применено более, чем два регистра. Это ограничивает область применени . Целью изобретени   вл етс  расширение области применени  ЗУ за счет обеспечени  возможности выборочного считывани  информации по регистрам и разр дам устройства.
Поставленна  цель достигаетс  тем что в ЗУ, содержащее группы основных элементов И, выходы которых  вл ютс  выходами ЗУ, основные регистры, выходы которых соединены с первыми входами основных элементов И групп-, вторые входы основных элементов И одной из групп  вл ютс  соответственно основными входами ЗУ, введены группы элементов ИЛИ-НЕ, дополнительные регистры и группы дополнительных элементов И, Выходы дополнительных элементов И групп соединены с соответствующими выходами ЗУ, выходы дополнительных регистров подключены к первым входам дополнительных элементов И групп, вторые входы которых соединены с выходами соответствующих элементов ИЛИ-НЕ групп, первые входы которых подключены соответственно к основным входам ЗУ, вторые входы элементов ИЛИ-НЕ каждой группы объединены и  вл ютс  дополнительными входами ЗУ.I
На чертежепредставлена функциональна  схема предложенного ЗУ.
На чертеже обозначены основные
1.1- 1.П ЗУ.
ЗУ содержит основные регистры А.1 и ,2, дополнительные регистры 5, группы 6.1, 6.2 и 7 соответственно основных 8.1 и дополнительных 8.2 элементов И группы 9 элементов ИЛИНЕ 10.
Выходы основных элементов И 8.1 групп 6,1 и ,6.2  вл ютс  выходами 3 ЗУ. Выходы основных регистров k.} и .2 соединены с первыми входами основных элементов И 8.1 групп 6.1 и
6.2соответственно. Вторые входы основных элементов И 8.1 одной из групп- 6.1 - вл ютс  соответственно основными входами 1 ЗУ. Выходы дог(олнительных элементов И 8.2 групп 7 соединены с соответствующими выходами 3 ЗУ. Выходы дополнительных регистров 5 подключены к первым входам дополнительных элементов И 8.2 групп 7, вторые входы которых соединены с выходами соответствующих элементов ИЛИ-НЕ 10 групп 9 первые входы которых подключены соответственно к основным входам 1 ЗУ. Вторые входы элементов ИДИ-НЕ 10 каждой группы 9 объединены и  вл ютс  дополнительным входами 2 ЗУ.
ЗУ работает спедующ им образом. При подаче единичных сигналов на определенные основные входы 1 на соответствующих выходах 3 устройства по вл ютс  сигналы, соответствующие содержимому считываемых разр дов одного из основных регистров 4.1 Таким образом, осуществл етс  выборочное считывание содержимого отдельных разр дов основных регистров .1. При подаче нулевых сигналов на основные входы 1 устройства на его выходах 3 по вл ютс  сигналы, соответствующие содержимому одного из других основных регистров k.2 или дополнительных регистров 5 номер которого определ етс  отсутствием сигнала на соответствующем ему дополнительном входе 2 устройства. Таким образом, выполн етс  выборочное и смешанное считывание содержимого основных 4.1 и 4.2 и дополнительных 5 регистров, что позвол ет формировать коды с заданным содержимым.
Технико-экономическое преимущество предложенного ЗУ заключаетс  в более широкой, по сравнению с прототипом , области его применени , достигаемой за счет обеспечени  возможности выборочного считывани  по регистрам и разр дам устройства.

Claims (1)

  1. Формула изобретени 
    Запоминающее устройство, содержащее группы основных элементов И, выходы которых  вл ютс  выходами устройства, основные регистры, выходы которых соединены с первыми входами основных элементов И групп, вторые входы о.сновных элементов И одной из групп  вл ютс  соответственно основными выходами устройства, отличающеес  тем, что, с целью расширени  области применени  устройства за счет обеспечени  возможности выборочного считывани  информаци по регистрам и разр дам устройства, оно содержит группы элементов ИЛИ-НЕ, дополнительные регистры и группы дополнительных элементов И, причем выходы дополнительных элементов И групп соединены с соответствующими выходами устройства, выходы дополнительных регистров подключены к первым входам дополнительных элементов И групп, вторые входы которых соединены с выходами соответствующих элементов ИЛИНЕ групп, первые входы которых подключены соответственно к основным входам устройства, вторые входы эле$88820 «
    ментов ИЛИ-НЕ каждой группы объедине- 1, Каналы ввода-вывода 3BMEC-t020. ны и пвл ютс  дрполнительными входа- Под общей ред. А.Н,Ларионова Н, ми устройства. Статистика, 1976, с.138.
    Источники информации,2, За вка Японии № 5t 1I3lt
    прин тые во внимание при экспертизеf кл. 97/С/7г 979 (прототип).
SU802893231A 1980-03-14 1980-03-14 Запоминающее устройство SU888204A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU802893231A SU888204A1 (ru) 1980-03-14 1980-03-14 Запоминающее устройство

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU802893231A SU888204A1 (ru) 1980-03-14 1980-03-14 Запоминающее устройство

Publications (1)

Publication Number Publication Date
SU888204A1 true SU888204A1 (ru) 1981-12-07

Family

ID=20882345

Family Applications (1)

Application Number Title Priority Date Filing Date
SU802893231A SU888204A1 (ru) 1980-03-14 1980-03-14 Запоминающее устройство

Country Status (1)

Country Link
SU (1) SU888204A1 (ru)

Similar Documents

Publication Publication Date Title
US4490786A (en) Vector processing unit
GB1324617A (en) Digital processor
US4884192A (en) Information processor capable of data transfer among plural digital data processing units by using an active transmission line having locally controlled storage of data
KR880000967A (ko) 듀얼 포오트 반도체 기억 장치
US5201058A (en) Control system for transferring vector data without waiting for transfer end of the previous vector data
GB1429702A (en) Associative memory
SU888204A1 (ru) Запоминающее устройство
GB1536933A (en) Array processors
KR880011656A (ko) 레지스터 회로
SU437072A1 (ru) Микропрограммное устройство управлени
SU1043636A1 (ru) Устройство дл округлени числа
SU1053100A1 (ru) Устройство дл определени среднего из нечетного количества чисел
SU1026163A1 (ru) Устройство дл управлени записью и считыванием информации
SU1167658A1 (ru) Устройство дл сдвига информации
SU898506A1 (ru) Запоминающее устройство
SU367456A1 (ru) Запоминающее устройство с произвольной одновременной выборкой переменного массива
SU1124380A1 (ru) Запоминающее устройство
SU1176322A1 (ru) Вычислительное устройство
SU1591027A2 (ru) Устройство для сопряжения центрального процессора с группой периферийных процессоров
SU822290A1 (ru) Полупроводниковое запоминающееуСТРОйСТВО
SU602947A1 (ru) Микропрограммное устройство управлени
SU771726A1 (ru) Запоминающее устройство
SU1372322A1 (ru) Ячейка однородной среды
SU760184A1 (ru) Запоминающее устройство
SU809564A1 (ru) Дешифратор