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KR880011656A - 레지스터 회로 - Google Patents

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KR880011656A
KR880011656A KR1019880002806A KR880002806A KR880011656A KR 880011656 A KR880011656 A KR 880011656A KR 1019880002806 A KR1019880002806 A KR 1019880002806A KR 880002806 A KR880002806 A KR 880002806A KR 880011656 A KR880011656 A KR 880011656A
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KR
South Korea
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signal
storage means
receiving
input terminal
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KR1019880002806A
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KR920003699B1 (ko
Inventor
히로유끼 후지야마
신지 니시까와
Original Assignee
야마모도 다꾸마
후지쓰 가부시끼가이야
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Publication date
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    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/22Microcontrol or microprogram arrangements
    • GPHYSICS
    • G11INFORMATION STORAGE
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    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
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    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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Abstract

내용 없음

Description

레지스터 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 하나의 실시예에 따른 레지스터 회로의 전체 구성도.
제3도는 제2도의 레지스터 회로에 포함된 비트 레지스터 구족의 구체적인 예를 나타내는 회로도.
제4도는 본 발명의 또 다른 실시예에 따르는 레지스터 회로의 전체구성도.
제5도는 제4도의 레지스터 회로가 사용된 인터럽션(interruption)제어기의 전체구성도.

Claims (4)

  1. 데이터 신호와 선택 신호를 각각 공통으로 수신하며 각각이 데이터 신호 수신용 제1입력단자를 포함하는 다수의 레지스터, 선택신호에 대응하는 1신호를 수신하는 제2입력단자, 기억된 데이터 신호를 출력하는 출력단자, 상기 출력 단자에 연결되어 데이터 신호를 기억하는 기억수단, 및 선택 신호가 유효할 때 데이터 신호를 기억수단에 전송하고, 데이타 신호가 이미 상기 기억수단에 기억되며, 선택신호가 무효일 때 상기 기억수단을 리세팅하기 위해 상기 기억수단 상기 제1입력단자, 상기 제2입력단자, 및 상기 출력단자에 접속된 제어수단으로 구성되는 것을 특징으로 하는 레지스터 회로.
  2. 제1항에 있어서, 상기 제어수단은 데이터 신호와 대응 선택 신호를 수신하는 제1NAND게이트. 기억된 데이터 신호와 데이터 신호의 반전신호를 수신하는 제2NAND게이트, 및 제1 및 제2 NAND게이트의 출력을 수신하며 상기 기억수단에 연결된 제3NAND게이트로 구성되는 것을 특징으로 하는 레지스터 회로.
  3. 제1항에 있어서, 상기 기억수단이 상기 제어수단에 연결된 플립플롭과, 소정상태로 플립플롭을 초기에 세팅하기 위한 수단으로 구성되는 것을 특징으로 하는 레지스터 회로.
  4. 제1항에 있어서, 상기 레지스터 회로가 다수의 데이터 신호를 수신하며, 상기 레지스터들이 다수의 그룹으로 나누어지고, 그리고 각각의 상기 그룹이 데이타 신호의 대응 1신호를 수신하는 것을 특징으로 하는 레지스터 회로.
    ※참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019880002806A 1987-03-17 1988-03-17 레지스터회로 KR920003699B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP6016287A JPH0827725B2 (ja) 1987-03-17 1987-03-17 レジスタ回路
JP62-60162 1987-03-17

Publications (2)

Publication Number Publication Date
KR880011656A true KR880011656A (ko) 1988-10-29
KR920003699B1 KR920003699B1 (ko) 1992-05-09

Family

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KR1019880002806A KR920003699B1 (ko) 1987-03-17 1988-03-17 레지스터회로

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US (1) US4866742A (ko)
EP (1) EP0283230B1 (ko)
JP (1) JPH0827725B2 (ko)
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