SU847318A1

SU847318A1 - Binary-to bcd code converter

Info

Publication number: SU847318A1
Application number: SU792729173A
Authority: SU
Inventors: Александр Павлович Алексеев
Original assignee: Предприятие П/Я В-2431
Priority date: 1979-02-26
Filing date: 1979-02-26
Publication date: 1981-07-15

Description

Изобретение относится к автоматике и вычислительной технике и может быть использовано в устройствах вывода информации в ЦВМ.The invention relates to automation and computer technology and can be used in devices for outputting information in a digital computer.

Известен преобразователь двоичного кода в двоично-десятичный,содержащий двоично-десятичный сумматор, дешифратор, декадный счетчик переполнений, блоки управления и поразрядного умножения, коммутатор ВД.A known converter of binary to binary decimal, containing a binary decimal adder, decoder, decade counter overflows, control units and bitwise multiplication, switch VD.

Недостаток данного устройства состоит в сложности управления и низком быстродействии.The disadvantage of this device is the complexity of control and low speed.

Наиболее близким к предлагаемому по технической сущности является преобразователь двоичного кода в двоично-десятичный, содержащий блок управления вычитанием, тактирующий вход которого соединен с шиной тактовых импульсов, блок формирования управляющих сигналов, установочный вход которого соединен с шиной начала преобразования, входы номера десятичного разряда блока формирования управляющих сигналов соединены с выходами блока управления вычитанием, а выходы соединены со входами номера десятичного разряда блока управления вычитанием, блок анализа знака, вход опроса которого соединен с выходом сигнала продолжения преобразования блока формирования управляющих сигналов, счетчик, группа эле_ ментов И и статический регистр, ^э входы которого соединены С выходами группы элементов И, первые входы которых соединены с выходами счетчика, а вторые входы группы элементов И соединены с выходами блока управления вычитанием, вход счетчика соединен с выходом положительного знака блока анализа знака, выход отрицательного знака которого соединен со входом изменения номера десятичного 15 разряда блока управления вычитанием [2 3 ·Closest to the proposed technical essence is a binary-to-decimal converter containing a subtraction control unit, the clock input of which is connected to the clock bus, a control signal generation unit, the installation input of which is connected to the conversion start bus, and the decimal number inputs of the formation block control signals are connected to the outputs of the subtraction control unit, and the outputs are connected to the inputs of the decimal place of the subtraction control unit m, the block mark analysis, input polling is connected to output signal extension conversion unit generating control signals, the counter group ele_ cops D and the static register, ^e whose inputs are connected to outputs of the group of AND gates, the first inputs of which are connected to the counter outputs and the second the inputs of the group of AND elements are connected to the outputs of the subtraction control unit, the counter input is connected to the positive sign output of the sign analysis unit, the negative sign of which is connected to the decimal number change input 15th discharge of the subtraction control unit [2 3 ·

Недостаток данного преобразователя двоичного кода в двоично-десятичный состоит в том, что кон20 станты вычитания порядков определяются при условии равенства младшего разряда преобразуемого кода единице. При этом отсутствует возможность преобразования кода с учетом 25 любого заданного коэффициента масштабирования,. определяемого ценой младшего разряда, что ограничивает диапазон применяемости устройства. В накапливающем сумматоре происхо30 дит восстановление отрицательныхThe disadvantage of this binary to binary decimal converter is that the order subtraction constants are determined under the condition that the least significant bit of the converted code is equal to one. At the same time, there is no possibility of code conversion taking into account 25 any given scaling factor. determined by the price of the least significant bit, which limits the range of applicability of the device. In the accumulating adder, the recovery of negative

Й47318 остатков, которое усложняет управление сумматором и понижает быстродействие преобразователя.J47318 residues, which complicates the adder control and reduces the speed of the converter.

Цель изобретения - повышение быстродействия и расширение функциональных возможностей, заключающихся в преобразовании кода с заданным коэффициентом масштабирования.The purpose of the invention is improving performance and expanding functionality, which consists in converting code with a given scaling factor.

Поставленная цель достигается тем, что в преобразователь двоичного кода в двоично-десятичный, содержащий блок управления вычитанием., тактирующий вход которого соединен с шиной тактовых импульсов,блок формирования управляющих сигналов,установочный вход которого соединен с шиной начала преобразования, входы номера, десятичного разряда блока формирования управляющих сигналов соединены с выходами блока управления вычитанием, а выходы соединены со входами номера десятичного разряда блока управления вычитанием, блок анализа знака, вход опроса которого соединен с выходом сигнала продолжения преобразования блока формирования управляющих сигналов, счетчик, группу элементов И и статический регистр, входы которого соединены с выходами группы элементов И, первые входы которых соединены с выходами счетчика, а вторые входы группы элементов И соединены с выходами блока управления вычитанием, вход счетчика соединен с выходом положительного знака блока анализа знака, выход отрицательного знака которого соединен со входом изменения номера десятичного разряда блока управления вычитанием, введены регистр масштабного коэффициента,блок формирования масштабируемых двоичных эквивалентов, комбинационный сумматор и регистр остатка, информационные входы которого соединены с выходами комбинационного сумматора, вход разрешения записи которого соединен с выходом положительного знака блока анализа знака, а выходы регистра остатка соединены с первой группой входов комбинационного сумматора, вторая группа входов которого соединена с выходами блока масштабируемых двоичных эквивалентов, а знаковый выход комбинационного сумматора соединен со знаковым входом блока анализа знака, выхода регистра масштабного коэффициента соединены со входами масштабирования блока масштаби·; руемых двоичных эквивалентов,входы номера десятичного разряда которого соединены с выходами блока формирования управляющих сигналов.This goal is achieved by the fact that the binary to binary converter contains a subtraction control unit., The clock input of which is connected to the clock bus, a control signal generation unit, the installation input of which is connected to the conversion start bus, number, decimal digit block inputs generating control signals are connected to the outputs of the subtraction control unit, and the outputs are connected to the inputs of the decimal place of the subtraction control unit, sign analysis unit, input the interrogation of which is connected to the output of the signal to continue the conversion of the control signal generation unit, a counter, a group of AND elements and a static register, the inputs of which are connected to the outputs of a group of AND elements, the first inputs of which are connected to the outputs of the counter, and the second inputs of the group of AND elements are connected to the outputs of the control unit by subtraction, the counter input is connected to the positive sign output of the sign analysis unit, the negative sign of which is connected to the input of the change in the decimal place of the control unit by subtraction, the register of the scale factor, the block for generating scalable binary equivalents, the combinational adder and the remainder register, the information inputs of which are connected to the outputs of the combinational adder, the write enable input of which is connected to the positive sign output of the sign analysis unit, and the outputs of the remainder register are connected to the first group of inputs combination adder, the second group of inputs of which is connected to the outputs of the block of scalable binary equivalents, and the sign output is combination th adder input connected to the landmark sign analysis unit, a scale factor register output connected to the input scaling unit scaling ·; binary equivalents, the inputs of the decimal place of which are connected to the outputs of the control signal generation unit.

На фиг. 1 и 2 представлен предлагаемый преобразователь двоичного кода в двоично-десятичный. ’In FIG. 1 and 2 show the proposed binary-to-decimal converter. ’

Преобразователь содержит блок 1 управления вычитанием, выходы которого соединены со входами блока 2 формирования управляющих сигналов, блок 3 анализа знака, выход отрицательного знака которого соединен со входом блока 1 управления . вычитанием, а выход положительного знака соединен со счетным входомThe converter comprises a subtraction control unit 1, the outputs of which are connected to the inputs of the control signal generation unit 2, a sign analysis unit 3, the negative sign of which is connected to the input of the control unit 1. subtraction, and the output of the positive sign is connected to the counting input

- счетчика, выходы которого через группу элементов И соединены со входами соответствующих тетрад статического регистра 6, регистр 7 масштабного коэффициента, выходы коэд торого через блок 8 формирования масштабируемых двоичных эквивалентов соединены со входами первого слагаемого комбинационного сумматора 9, а выходы комбинационного сумматора 9 через регистр 10 остатка, запись ’5 которого осуществляется по заднему фронту импульса записи, соединены со входами второго слагаемого комбинационного сумматора 9, знаковый выход которого соединен с первым 20 входом· блока 3 анализа знака числа, а второй вход блока'3 анализа знака числа соединен с одним из выходов . блока 2 формирования управляющих сигналов, другие выходы соединены 25 со входами блока ί управления вычитанием и другими входами блока 8 масштабируемых двоичных эквивалентов. Временная диаграмма работы преобразователя определяется импульсами, эд поступающими с шины 11 тактовых импульсов, соединенной с одноименным входом блока 1 управления вычитанием, и с шиной 12 начала преобразования (12), соединенной с одноименным ..входом блока 2 формирования управляю³ щих сигналов.- a counter whose outputs through a group of AND elements are connected to the inputs of the corresponding tetrads of the static register 6, a scale factor register 7, the outputs of which are connected to the inputs of the first term of the combinational adder 9 through the unit 8 for generating scalable binary equivalents, and the outputs of the combinational adder 9 through the register 10 the remainder, the record '5 of which is carried out on the trailing edge of the write pulse, is connected to the inputs of the second term of the combinational adder 9, the sign output of which is connected with the first 20 input · block 3 analysis of the sign of the number, and the second input of the block'3 analysis of the sign of the number is connected to one of the outputs. block 2 of the formation of control signals, other outputs are connected 25 to the inputs of the block ί subtraction control and other inputs of block 8 of scalable binary equivalents. The timing diagram of the operation of the converter is determined by the pulses coming from the bus 11 of the clock pulses connected to the input of the subtraction control unit 1 and the bus 12 of the start of conversion (12) connected to the input of the control unit 3 forming the control ³ signals.

Блок 8 масштабируемых двоичных эквивалентов формирует константы, величина которых определяется по формуле ⁴⁰ const = — 10^Р , mBlock 8 of scalable binary equivalents forms constants, the value of which is determined by the formula ⁴⁰ const = - 10 ^P , m

где р = 0,11,12,... - порядок преобразуемого числа; m - масштабный 45 коэффициент, вводимый через регистр масштабного коэффициента. Блок 8 масштабируемых двоичных эквивалентов содержит N+K разрядов, причем N - разряды формируют целую часть эд константы, а К - разряды - дробную.where p = 0.11, 12, ... is the order of the converted number; m - scale factor 45, entered through the scale factor register. Block 8 of scalable binary equivalents contains N + K bits, where N - bits form the integer part of ed constant, and K - bits - fractional.

Количество N - разрядов соответствует разрядности преобразуемого кода, а К - разрядов - точности набора дробной части константы.The number of N - bits corresponds to the bit depth of the converted code, and K - bits correspond to the accuracy of the set of the fractional part of the constant.

__ Преобразователь работает следую³³ щим образом.__ The converter operates as follows ³³ .

' ВЫ- разряды регистра 10 остатка вводится преобразуемое число. С приходом сигнала на шину Начало преобразования на одном из выходов 60 блока 2 формирования управляющих сигналов появляется сигнал, который в зависимости от масштабного коэффициента посредством блока 8 формирования масштабируемых двоичных эквива6$ лентов формирует в дополнительном коде, позволяющим операцию вычитания заменить операцией сложения, константу старшего порядка, которая вводится в комбинационный сумматор 9. Если знак остатка комбинационного сумматора 9 положительный, то тактовый импульс с одноименной шины 11, через блок 1 управления вычитанием, блок 2 формирования управляющих Сигналов, блок 3 анализа знака числа поступает на вход четырехразрядного двоичного счетчика 4 и вход записи регистра 10 остатка. В четырехразрядный двоичный счетчик 4 записывается единица, а в регистр 10 остатка содержимое комбинационного сумматора 9, при этом на выходе комбинационного сумматора 9 формируется новый остаток, и если его знак положительный, то процесс повторяется. Если знак остатка комбинационного сумматора 9 отрицательный, то тактовый импульс, с выхода блока 3 анализа знака числа через блок 1 управления вычитанием, поступает на вход блока 2 формирования управляющих сигналов , который вырабатывает для блока 8 формирования масштабируемых двоичных эквивалентов сигнал формирования константы следующего порядка (на единицу меньшего). Одновременно тактовый импульс, с соответствующего выхода блока 1 управления вычитанием через соответствующую группу элементов И 5, записывает в тетраду старшего порядка статического регистра 6 содержимое четырехразрядного двоичного счетчика 4. Процесс, аналогичный описанному, повторяется до тех пор, пока из четырехразрядного двоичного счетчика 4 не будет передан результат,характеризующий младший порядок преобразуемого двоичного кода.'The digits of register 10 of the remainder are the converted number. With the arrival of the signal on the bus, the beginning of the conversion at one of the outputs 60 of the control signal generation block 2 generates a signal that, depending on the scale factor, generates scalable binary equivalent $ 6 tapes 8 in the additional code, allowing the subtraction operation to be replaced by the addition operation, a higher order constant , which is entered into the combinational adder 9. If the sign of the remainder of the combinational adder 9 is positive, then the clock pulse from the bus of the same name 11, through block 1 control detecting subtraction unit 2 generating control signals, the analysis unit 3, the sign is input to four bit binary counter 4 and the input register 10 records residue. The unit is written into the four-digit binary counter 4, and the contents of the combination adder 9 are written into the remainder register 10, and a new remainder is formed at the output of the combination adder 9, and if its sign is positive, the process is repeated. If the residual sign of the combination adder 9 is negative, then the clock pulse from the output of the number sign analysis unit 3 through the subtraction control unit 1 is fed to the input of the control signal generation block 2, which generates a next-order constant formation signal for block 8 for generating scalable binary equivalents ( unit less). At the same time, a clock pulse, from the corresponding output of the subtraction control unit 1 through the corresponding group of elements And 5, writes the contents of a four-bit binary counter 4 to the highest-order notebook of the static register 6. A process similar to that described is repeated until 4 of the four-bit binary counter 4 The result characterizing the lowest order of the converted binary code is transmitted.

Использование изобретения позволяет осуществлять непосредственный цифровой контроль за аналоговыми величинами, оцифровка которых производится устройствами, имеющими определенные величины масштабных коэффициентов.The use of the invention allows for direct digital control of analog values, the digitization of which is carried out by devices having certain values of scale factors.

Claims

residuals, which complicates the control of the adder and reduces the speed of the converter. The purpose of the invention is to increase the speed and the spreading of the functionality consisting in converting the code with a given scaling factor. The goal is achieved by the fact that in a binary code converter. In binary-decimal, containing a subtraction control unit., The clock input of which is connected to the clock pulse bus, the control signal generation unit, the setup input of which is connected to the transform start bus, the number inputs. the decimal bit of the shaping unit of the control signals is connected to the outputs of the subtraction control unit, and the output is connected to the inputs of the number of the decimal digit of the subtracting control unit, the sign analysis unit, the input interrogation of which is connected to the output of the continuation signal of the control signal generation unit, a counter, a group of elements And a static register whose inputs are connected to the outputs of a group of elements And whose first inputs are connected to the outputs of a counter, and the second inputs of a group of elements And are connected to the outputs of the block control subtraction, the counter input is connected to the output of the positive sign of the sign analysis unit, the output of the negative sign of which is connected to the input of changing the number of the decimal place the control unit of the calculation In addition, a scale coefficient register, blocking the formation of scalable binary equivalents, a combination sum and a residue register, whose information inputs are connected to the outputs of the combinational adder, whose resolution is written to the positive sign of the sign analysis unit, and the remainder register outputs are connected to the first group, are entered. the inputs of the combinational adder, the second group of inputs of which is connected to the outputs of the block are scalable binary equivalents, and the sign output of the combinational sums The sensor is connected to the sign input of the sign analysis unit, the outputs of the scale factor register are connected to the scaling inputs of the block of scalable binary equivalents, the inputs of the 10-digit number of which are connected to the outputs of the control signal generation unit. Figs. 1 and 2 show the proposed binary-to-binary binary code converter. 1) the generator comprises a subtraction control unit 1, the outputs of which are connected to the inputs of the control signal generating unit 2, a sign analysis unit 3, the negative sign output of which is connected to the input of the subtraction control unit 1, and a positive sign output connected to the counter counting input, outputs which through a group of elements And are connected to the inputs of the corresponding tetrads of the static register b, the register 7 of the scale factor, the outputs of which through the block 8 of the formation of scalable binary equivalents of The inputs are not connected to the inputs of the combinational adder 9, and the outputs of the combinational adder 9 through the remainder register 10, recorded on the falling edge of the recording pulse, are connected to the inputs of the second addend combinational adder 9, the sign output of which is connected to and the second input of the number sign analysis unit 3 is connected to one of the outputs of the control signal generation unit 2, the other outputs are connected to the inputs of the subtraction control unit 1 and the other inputs of the 8 m unit sshtabiruemyh binary equivalents. The timing diagram of the converter operation is determined by pulses coming from the bus 11 clock pulses connected to the input of the subtraction control unit 1 and the conversion start bus 12 (12) connected to the input of the control signal generating unit 2. Block 8 of scalable binary equivalents forms constants, the value of which is determined by the formula. const, m where p 0,11,12, ... is the order of the number to be converted; m is the scale factor entered through the register 7 scale factor. Block 8 of scalable binary equivalents contains N + K bits, with N being bits of the FO1Ill of the integer part of the constant, and K - bits being fractional. The number of N - bits corresponds to the bit of the code being converted, and K - bits to the accuracy of the fractional part of the constant. The Converter operates as follows. In N - bits of the register 10 of the remainder, the number to be converted is entered. With the arrival of the signal on the bus, the beginning of the conversion, at one of the outputs of the control signal generation unit 2, a signal appears, which, depending on the scale factor, forms the scalable binary equivalents generation unit 8 in the additional code that allows the subtraction operation to be replaced by the addition operation, the senior constant order, which is entered into the combinational adder 9. If the sign of the remainder of the combinational adder 9 is positive, then the clock pulse from the same bus 11, through block 1 laziness subtraction unit 2 yuschi generating a control signal, the analysis unit 3, the sign is input to the binary counter chetyrehrazr-stand 4 and the input register 10 records residue. The four-bit binary counter 4 records with one, and the remainder register 10 contains the contents of the combinational adder 9, and a new remainder is formed at the output of the combinational adder 9, and if its sign is positive, the process is repeated. If the sign of the residual of the combinational adder 9 is negative, then a clock pulse from the output of block 3 for analyzing the 3-digit number through block 1 of the subtraction control unit is fed to the input of block 2 of control signal generation, which generates a constant-forming signal for block 8 of generating scalable binary equivalents next order (per unit less). At the same time, a clock pulse, from the corresponding output of control unit 1 by subtracting AND 5, through the appropriate group of elements 5, writes the contents of the four-bit binary counter 4 to the high-order tetrade of the static register 6. A process similar to that described is repeated until the four-bit binary counter 4, the result characterizing the younger order of the converted binary code will not be transmitted. The use of the invention allows direct digital control of analog values, digitized by devices with certain values of scale factors. DETAILED DESCRIPTION OF THE INVENTION Binary code to binary-decimal converter, containing a subtraction control unit, a clock input of which is connected to a clock bus, a control signal generating unit, a setup input of which is connected to a conversion start bus, digit number inputs of a control forming unit signals are connected to the outputs of the subtraction control unit, and the outputs are connected to the inputs of the decimal digit number of the subtraction control unit, a sign analysis unit, the polling input of which is one with the continuation signal output of the conversion of the control signal generation unit, a counter, a group of elements And a static register whose inputs are connected to the outputs of a group of elements And whose first inputs are connected to the outputs of a counter, and the second inputs of a group of elements And are connected to the outputs of the subtraction control unit , the input of the counter is connected to the output of the positive sign of the sign analysis block,. the negative sign output of which is connected to the input of the change of the decimal digit number of the subtraction control unit, characterized in that, in order to increase speed and extend the functionality involving the conversion of a code with a given scaling factor, the scaling coefficient register binary equivalents, the combinational adder and the residual register, whose information inputs are connected to the outputs of the combinational adder, the input the recording solution of which is connected to the output of the positive sign of the sign analysis block, and the outputs of the register of the remainder are connected to the first group of inputs of the combinational adder, the second group of inputs of which are connected to the outputs of the block of scalable binary equivalents, and the sign output of the combinational adder is connected to the sign input of the sign analysis block, outputs the scaling coefficient register is connected to the scaling inputs of a block of scalable binary equivalents, the inputs of the decimal digit of which are n with the outputs of the control signal generating unit. Sources of information taken into account in the examination 1. USSR author's certificate number 525945 Cl. G About F 5/02, 1974.

2. Authors certificate of the USSR 437069, cl. G 06 F 5/02, 1972 (prototype).

-t

//