SU845291A1

SU845291A1 - Frequency divider

Info

Publication number: SU845291A1
Application number: SU792796169A
Authority: SU
Inventors: Виктор Федорович Мочалов; Владимир Леонидович Лысенко; Виктор Яковлевич Колесников
Original assignee: Войсковая Часть 44388-Р/П
Priority date: 1979-07-16
Filing date: 1979-07-16
Publication date: 1981-07-07

Description

Изобретение относится к автомати-, ке и вычислительной технике и может ' быть использовано в устройствах, где /необходимо деление частоты импульсов на 7,5 и на 15. 5The invention relates to automation, ke and computing and can be used in devices where / it is necessary to divide the pulse frequency by 7.5 and 15. 5

Известны делители частоты, каждый разряд которых содержит триггеры памяти, коммутационные триггеры и схемы И-НЕ.Frequency dividers are known, each bit of which contains memory triggers, switching triggers, and NAND circuits.

Известно устройство, содержащее Ю разряды, каждый из которых состоит из триггера памяти и коммутационного триггера, и элементы И-НЕ fl].A device is known that contains 10 bits, each of which consists of a memory trigger and a switching trigger, and AND-NOT elements fl].

Наиболее близким к изобретению является устройство, содержащее эле- 15 мент И-НЕ и четыре разряда, каждый из которых состоит из триггера памяти и двух коммутационных триггеров, причем в каждом разряде к единичному входу первого коммутационного тригге- 20 ра и к нулевому входу второго подключена входная шина, единичный выход первого коммутационного триггера соединен с. нулевыми входами триггера памяти и второго коммутационного тригге-!5 ра, нулевой выход которого подключен к единичному входу триггера памяти,' единичный вход - к единичному выходу триггера памяти, а единичный выход - к нулевому вэ?оду первого ком- 30 мутационного триггера, при этом нулевой выход первого коммутационного триггера первого разряда соединен с нулевым и единичным входами второго коммутационного триггера второго разряда, нулевой выход первого коммутационного триггера второго разряда - с нулевым и единичным входом второго коммутационного триггера третьего разряда, а нулевой выход первого коммутационного триггера третьего разряда - с нулевым входом второго коммутационного триггера* четвертого разряда, причем единичный выходы первого и второго коммутационных триггеров четвертого разряда подключены к нулевым уходам вторрго коммутационного триггера первого разряда, а входы схемы И-НЕ соединены с нулевым выходом второго коммутационного триггера третьего разряда и с единичным выходом второго коммутационного триггера четвертого разряда Г2].Closest to the invention is a device containing an AND-NOT element and four discharges, each of which consists of a memory trigger and two switching triggers, with each discharge connected to a single input of the first switching trigger and 20 to the zero input of the second input bus, a single output of the first switching trigger is connected to. zero inputs of the memory trigger and the second switching trigger! 5 RA, the zero output of which is connected to the single input of the memory trigger, the single input is to the single output of the memory trigger, and the single output is to the zero voltage of the first switching trigger, at this, the zero output of the first switching trigger of the first category is connected to the zero and single inputs of the second switching trigger of the second category, the zero output of the first switching trigger of the second category is connected to the zero and single input of the second switching a third-order trigger, and the zero output of the first switching trigger of the third category - with a zero input of the second switching trigger * of the fourth category, and the single outputs of the first and second switching triggers of the fourth category are connected to the zero outputs of the second switching trigger of the first category, and the inputs of the AND-NOT circuit connected to the zero output of the second switching trigger of the third category and with a single output of the second switching trigger of the fourth category G2].

Однако известное устройство не позволяет делить частоту импульсов наHowever, the known device does not allow to divide the pulse frequency by

7,5 и на 15.7.5 and 15.

Целью изобретения является расширение функциональных возможностей устройства.The aim of the invention is to expand the functionality of the device.

Достигается это тем, что в делитель частоты, содержащий элемент И-НЕ и четыре разряда, каждый из которых состоит из триггера памяти и двух коммутационных триггеров, причем в каждом разряде к единичному входу первого коммутационного триггера и к нулевому входу второго подключена входная шина, единичный выход первого коммутационного триггера соединен с нулевыми входами триггера памяти и второго коммутационного триггера, нулевой выход которого подключен -к единичному входу триггера памяти, единичный вход — к единичному выходу триггера памяти, а единичный выход к нулевому входу первого коммутационного триггера, при этом нулевой выход первого коммутационного триггера первого разряда соединен с нулевым и единичным входами второго коммутационного триггера второго разряда, нулевой выход первого коммутационного триггера второго разряда - с нулевым и единичным входами второго коммутационного триггера третьего разряда, а нулевой выход первого коммутационного триггера третьего разряда - с нулевым входом второго коммутационного триггера четвертого разряда, введен второй элемент И-НЕ, причем первые три входа первого элемента И-НЕ соединены с соответствующими единичными выходами триггеров памяти второго, третьего и четвертого разрядов, а четвертый вход первого элемента И-НЕ - с нулевым выходом первого коммутационного триггера первого разряда, выход первого элемента И-НЕ соединен с одним из входов второго элемента И-НЕ, а также с второй выходной шиной и с единичным входом первого коммутационного триггера первого разряда, при этом второй вход второго эле- мента И-НЕ, выход которого соединен с первой выходной шиной, соединен с нулевым выходом второго коммутационного триггера четвертого разряда, а единичный выход первого коммутационного триггера четвертого разряда соединен с единичным входом первого коммутационного триггера первого разряда.This is achieved by the fact that a frequency divider containing an NAND element and four bits, each of which consists of a memory trigger and two switching triggers, with each bit having a single input bus connected to a single input of the first switching trigger and the second input of the second the output of the first switching trigger is connected to the zero inputs of the memory trigger and the second switching trigger, the zero output of which is connected to the single input of the memory trigger, the single input to the single output of the trigger There is a single output to the zero input of the first switching trigger, while the zero output of the first switching trigger of the first category is connected to the zero and single inputs of the second switching trigger of the second category, the zero output of the first switching trigger of the second category is with zero and single inputs of the second switching trigger of the third discharge, and the zero output of the first switching trigger of the third discharge - with the zero input of the second switching trigger of the fourth discharge, the second ele an AND-NOT event, with the first three inputs of the first AND-NOT element connected to the corresponding single outputs of the memory triggers of the second, third and fourth digits, and the fourth input of the first AND-NOT element with the zero output of the first switching trigger of the first category, the output of the first AND element -NOT connected to one of the inputs of the second AND-NOT element, as well as to the second output bus and to the single input of the first switching trigger of the first category, while the second input of the second AND-NOT element, the output of which is connected to the first output bus It is connected to the zero output of the second trigger switching of the fourth digit, and the output of the first switching unit of the fourth latch coupled to the discharge unit of the switching input of the first flip-flop of the first discharge.

На чертеже представлена схема делителя частоты.The drawing shows a diagram of a frequency divider.

Устройство содержит коммутационные триггеры на элементах И-НЕ 1-16, триггеры памяти на элементах И-НЕ 17-24, первый элемент И-НЕ 25, второй элемент И-НЕ 26, входную шину 27, первую выходную шину 28, вторую выгодную шину 29.The device contains switching triggers on the elements NAND 1-16, memory triggers on the elements NAND 17-24, the first NAND gate 25, the second NAND gate 26, the input bus 27, the first output bus 28, the second profitable bus 29.

Устройство работает следующим образомThe device operates as follows

В исходном состоянии триггер памяти первого разряда находится в единичном состоянии, а триггеры па мяти остальных разрядов - в нулевом состоянии.In the initial state, the memory trigger of the first digit is in the single state, and the memory triggers of the remaining digits are in the zero state.

Под действием входного сигнала в счетчике осуществляется обычный пересчет поступающих импульсов в двоичном коде.Under the action of the input signal in the counter, a normal conversion of the incoming pulses in binary code is performed.

При этом осуществляется следующая последовательность схемы состояний триггеров памяти.In this case, the following sequence of state diagrams of memory triggers is carried out.

0 0 0001 0001 1 1 0010 0010 2 2 ООН UN 3 3 0100 0100 4 4 0101 0101 5 5 ОНО IT 6 6 0111 0111 7 7 1000 1000 8 8 1001 - 1001 - 9 9 1010 1010 10 10 1011 1011 11 eleven 1100 1100 12 12 1101 1101 13 thirteen 1110 1110 14 14 1111 1111 15 fifteen 0001 0001 Из этого From this следует, что с it follows that with приходом coming седьмого по seventh счету входного input account импульса momentum на выходе элемента И-НЕ 15 at the output of the element AND 16 появляет- appears-

ся сигнал, равный логическому нулю, который устанавливает триггер памяти четвертого разряда в единичное состояние и который через элемент И-НЕ 26 поступает на первую выходную . шину 28 устройства. Далее осуществляется обычный пересчет входных импульсов , и с приходом четырнадцатого импульса в счетчике устанавливается код 1111. После окончания действия четырнадцатого импульса на выходе элемента И-НЕ 1 появляется сигнал, равный логической единице, который открывает элемент И-НЕ 25. Сигнал, равный логическому нулю, с выхода элемента И-НЕ 25 одновременно поступает на вход элемента И-НЕ 2, на вторую выходную шину 29 устройства и через элемент И-НЕ 26 - на первую выходную шину 28 устройства.This signal is equal to logical zero, which sets the trigger of the memory of the fourth category to a single state and which, through the AND-NOT 26 element, enters the first output. the bus 28 of the device. Next, the usual counting of the input pulses is carried out, and with the arrival of the fourteenth pulse, the code is set to 1111. After the fourteenth pulse ends, the output of the AND-NOT 1 element displays a signal equal to a logical unit, which opens the AND-NOT 25 element. A signal equal to logical zero , from the output of the AND-NOT 25 element simultaneously enters the input of the AND-NOT 2 element, to the second output bus 29 of the device and through the AND-NOT 26 element to the first output bus 28 of the device.

С приходом пятнадцатого входного импульса откроются элементы И-НЕ 6, 10 и 14, в результате чего триггеры ¹памяти соответственно второго, третьего и четвертого разрядов установятся в нулевое состояние, элемент И-НЕ 25 закрывается и прекращается формирование выходных сигналов. Триггер памяти первого разряда не меняет своего состояния, поскольку элемент И-НЕ 2 сначала закрыт сигналом, равным логическому нулю с выхода элемента И-НЕ 25, а затем сигналом с выхода элемента И-НЕ 14. После окончания действия пятнадцатого импульса схема возвращается в исходное состояние 0001.With the arrival of the fifteenth input pulse, the NAND 6, 10, and 14 elements open, as a result of which the triggers ^{1 of the} memory of the second, third, and fourth bits, respectively, are set to zero, the NAND 25 element closes and the formation of the output signals stops. The memory trigger of the first category does not change its state, since the AND-NOT 2 element is first closed by a signal equal to logical zero from the output of the AND-NOT 25 element, and then by the signal from the output of the AND-NOT 14 element. After the end of the fifteenth pulse, the circuit returns to its original state state 0001.

Таким образом, на 15 входных импульсов схема выдает два импульса на первую выходную шину 28 устройства и один импульс на вторую выходную шину 29 устройства, т.е. происходит деление частоты импульсов на 7,5 и на 15.Thus, for 15 input pulses, the circuit gives two pulses to the first output bus 28 of the device and one pulse to the second output bus 29 of the device, i.e. Pulse frequency is divided by 7.5 and 15.

Claims

The invention relates to automation, computing and computing and can be used in devices where it is necessary to divide the frequency of pulses by 7.5 and 15. Frequency dividers are known, each bit of which contains memory triggers, switching triggers and AND-NOT circuits . It is known a device containing bits, each of which consists of a memory trigger and a switching trigger, and elements AND-NOT Til The closest to the invention is a device containing an element AND-NOT and four bits, each of which consists of a memory trigger and two switching triggers, and in each bit of the standard, an input bus is connected to the single input of the first switching trigger and to the zero input of the second, the single output of the first switching trigger is connected to. the zero inputs of the memory trigger and the second switching trigger, the zero output of which is connected to the single input of the memory trigger, the single input to the single output of the memory trigger, and the single output to the zero of the first switching trigger, while the zero output of the first switching trigger of the first the discharge is connected to the zero and single inputs of the second switching trigger of the second discharge, the zero output of the first switching trigger of the second discharge to the zero and single inputs of the second switching The third trigger is zero, and the zero output of the first switching trigger of the third discharge is with the zero input of the second switching trigger of the fourth discharge, and the single outputs of the first and second switching triggers of the fourth discharge are connected to zero offsets of the second switching trigger of the first discharge, and the inputs circuit: NAND is connected to the zero output of the second switching trigger of the third bit and to the single output of the second switching trigger of the fourth bit G2. However, the known device does not allow to divide the pulse frequency by 7.5 and by 15, The aim of the invention is to expand the functionality of the device. This is achieved by the fact that a frequency divider containing an NAND element and four bits of which consists of a memory trigger and two switching triggers, with each bit connecting to the single input of the first switching trig | Gera and the zero input of the second the input bus, the unit output of the first switching trigger is connected to the zero inputs of the memory trigger and the second switching trigger, the zero output of which is connected to the single input memory trigger, the unit input to the single output of the memory trigger, and a single output to the zero input of the first switching trigger, with a zero output of the first switching trigger of the first discharge d-connection with zero and single inputs of the second switching trigger of the second discharge, zero output of the first switching trigger of the second discharge - with zero and single inputs of the second switching trigger of the third bit, and the zero output of the first switching trigger of the third bit - with zero input of the second switching trigger of the fourth digit, introduced the second element NAND, the first three inputs of the first NAND element are connected to the corresponding single outputs of the memory trigger of the second, third and fourth bits, and the fourth input of the first NAND element to the zero output of the first switching trigger of the first discharge, the output of the first NAND element is connected to one of the inputs of the second NAND element, as well as to the second output bus and to the single input of the first switching trigger of the first bit, while the second input of the second NAND element, the output of which is connected first output shino Is connected to the output of the second commutation zero Nogo fourth trigger discharge and the first switching unit the output of the fourth flip-flop Nogo discharge unit connected to the switching input of the first flip-flop of the first discharge. The drawing shows a frequency divider circuit. The device contains kog / mutational triggers on the elements AND-NOT 1-16, memory triggers on the elements AND-NOT 17-24, the first element IS-NOT 25, the second element IS-NOT, 26, the input bus 2, the first output bus 28, the second output bus 29 .. The device works as follows: In the initial state, the first memory trigger is in the single state, and the memory triggers of the remaining bits are in the zero state. Under the action of the input signal in the counter, the usual recalculation of incoming pulses in binary code is performed. In doing so, the following sequence of memory triggering state schemes is performed. 00001 10010 2. UNO 30100 40101 5OHO 60111 71000 8100191010 101011 111100 121101 131110 141111 150001 From this it follows that with the arrival of the seventh input pulse, the output signal of the AND-HE 15 will generate a signal zero, which sets the memory trigger the fourth bit is in the single state and which through the AND-NOT element 26 enters the first output. bus 28 device. Next, the usual recalculation of the input pulses is performed, and with the arrival of the fourth thirteenth pulse, the code 1111 is set in the counter. After the fourteenth pulse expires, the output of the AND-NE element 1 is a signal equal to the logical unit, which opens the IS-NOT element 25. The signal equal to logical zero, from the output of the element AND-NOT 25 simultaneously arrives at the input of the element AND-NOT 2, to the second output bus 29 of the device and through the element AND-HE 26 to the first output bus 28 of the device. With the arrival of the fifteenth input pulse, elements AND 6, 10, and 14 will open, resulting in the triggers of the second, third, and fourth bits, respectively, being set to the zero state, the element AND-NE 25 closing and the formation of output signals will stop. The first-bit memory trigger does not change its state, since element 2 is first closed with a signal equal to a logical zero from the output of the AND-NOT element 25, and then with a signal from the output of the AND-NOT element 14. After the end of the fifteenth pulse, the circuit returns 0001 is returned to the initial state. Thus, for 15 input pulses, the circuit sends two pulses to the first output bus 28 of the device and one pulse to the second output bus 29 of the device, i.e. The frequency of the pulses is divided by 7.5 and 15. Invention A frequency divider containing an AND-NOT element and four bits, each of which consists of a memory trigger and two switching triggers, and in discharge to a single input of the first switching cell. three geers and an input bus is connected to the zero input of the second, the single output of the first switching trigger is connected to the zero inputs of the memory trigger and the second switching three, the zero output of which is connected to the single input of the memory trigger, one input to the single output of the memory trigger, and the single output to the zero input of the first switching trigger, while the zero output of the first switching trigger of the first bit is connected to the zero and single inputs of the second switching trigger of the second time, the zero output of the first switching trigger the second bit trigger with zero and single inputs is the second switching trigger of the third row, and the zero output of the first switching trigger of the third bit with zero input of the second switching trigger A fourth-order key, characterized in that, in order to expand its functionality, a second AND-NOT element is introduced into it, with the first three inputs of the first AND-NO element connected to the corresponding single outputs of the second, third, and fourth-bit memory triggers , and the fourth input of the first NAND element with zero output of the first switching trigger of the first bit, the output of the first NAND element is connected to one of the inputs of the second NAND element, as well as to the second output bus and to the single input of the first switch the first trigger's ion trigger, while the second input of the second NAND element, whose output is connected to the first output bus, is connected to the zero output of the second switching trigger of the fourth discharge, and the single output of the first switching trigger of the fourth discharge is connected to the single input of the first switching switch first trigger Sources of information taken into account in the examination 1. USSR author's certificate number 426326, CL, H 03 K 23/24, 1972.

2. USSR author's certificate number 561299, cl. H 03 K 23/02, 1977 (prototype).