SU826350A1 - Устройство дл формировани адреса - Google Patents

Description

1

Изобретение относитс  к вычислительной технике и может найти применение в специализирован1а1х процессорах решающих задачи цифровой фильтрации и спектрального анализа при обработке сейсморазведочной информации.

Известен спецпроцессор СКИФ, содержащий адресное устройство, включающее суммирующее устройство, регистры и коммутаторы адресов и индексов О .

Недостатком этого устройства  вл етс  иизка  скорость вычислени  адресов массива назначени  при трансл ции и использовании дополнительной области пам ти дл  таблицы индексов .

Наиболее близким техническим решением к предлагаемому  вл етс  а дресное устройство специализированного процессора СП-М222, содержащее сумматор , регистры адресов, регистры ин ексов, коммутаторы адресов и индексов 2 . ,

Однако в этом спецпрйцессоре при трансл ции массивов дл  вычислени  текущих адресов массива назначени  индексы, дл  каждого операнда, подсум мируемые к начальному адресу, считываютс  из оперативного ЗУ, на что затрачиваетс  врем , равное времени чтени  из оперативного ЗУ данных исходного массива. Кроме того, дл  размещени  индексов в оперативном ЗУ требуетс  дополнительна  область пам ти, равна  объему пам ти дл  массива назначени .

Цель изобретени  - повышение быстродействи  устройства при трансл ции массивов данных.

Поставленна  цепь достнгаетс  тем, что в устройство дл  формировани  адреса, содержащее три регистра адресов, первые информационные входы которых  вл ютс  информационным входом устройства и соединены с информационными входами трех регистров индексов, выходы которых соединены с соответствующими входами коммутатора индексов, выход которого соединен с первым входом сумматора , второй вход которого соединен с выходом коммутатора адресов и  вл етс  адресным выходом устройства , выходы всех регистров адресов соединены с соответствукйцими входами коммутатора адресов, выход сумматора соединен со вторыми информационными входами всех регистров адресов, введен узел вычислени  индексов, содержащий п-разр дные регистр и счетчик Л - 1 ) элементов 2И-ИЛИ и элемент И, причем счетный вход триггера п-го разр да счетчика подключен к выходу элемента И, первый вход которого соединен с пр мым выходом триггера п-го разр да регистра, а второй вход - с первыми входами всех элементов 2ИИЛИ и  вл етс  тактовым входом устройства , счетные входы 1,2,3,...(птриггеров счетчика соединены соответ ственно с выходами J,2,3,...(n- 1) элементов 2И-ИЛИ, вторые входы которых подключены к пр (1м выходам соот ветствующих триггеров регистра, а третьи входы - к инверсным выходам соответственно i,2,3,.,.(n - l) триг геров регистра, Ц-входы которых соединены с R-входами триггеров счетчика и  вл ютс  входом сброса устройст ва, а S -входь всех триггеров регист ра соединены с информационным входом устройства, инверсный выход триггера первого разр да счетчика соединен с -входом этого триггера, а инверсные выходы 2,3,4,,..п триггеров счетчика соответственно с D-входами этих триггеров и с четвертыми входами 1,2,3.,...(п - 1) элементов 2И-ИЛИ, пр мые выходы триггеров счетчика под ключены к соответствующему входу ком мутатора индексов. На чертеже изображено устройство дл  формировани  адреса. Устройство ДЛЯ формировани  адреса включает сумматор 1, регистры 2-А адресов, регистры 5-7 индексов, коммутаторы адресов 8 и индексов 9 и узел Ю вычислени  индексов, который содержит триггеры 11-13 счетчика, (п - ) элементов 2И-ИЛИ 14 и 15, эле мент И 16, h триггеров 17-19 регист ра. К устройству дл  формировани  адреса подвод тс : вход 20 из устройст ва ввода-вывода спецпроцессора, по 504 которому передаютс  в регистры 2-4 адресов коды начальных адресов массивов , в регистры 5-7 индексов - ко-v ды индексов, и в узел 10 вычислени  индексов - код длины массива назначени ; выход 21, по которому передаютс  текущие адреса из регистров 2-4 адресов через коммутатор 8 адресов в оперативное запоминающее устройство; тактовый взюд 22, вход 23 сброса. Узел вычислени  индексов работает следующим образом. Перед началом работы устройства счетчик и регистр узла вычислени  индексов обнул ютс  сигналом, поступающим по входу 23 из устройства уп;равлени  спецпроцессора. Затем по входу 20 подаетс  на S-входы регистра код в виде единицы в п-ом разр де ( i - показатель степени, 2 длина массива назначени , котора   вл етс  исходным массивом дл  быстрого преобразовани  Фурье, например , когда длина массива равна 16, 4 и код, поступающий на S -вхо- ды регистра, содержит единицу в четвертом разр де), котора  фиксируетс  в 1-ом разр де регистра. При максимальной длине массива назначени  ( i п) единица фиксируетс  в (старшем) разр де регистра (триггер 19) и разрешение с пр мого выхода триггера 19 поступает на вход элемента И 16, Это позвол ет тактовым импульсам проходить по входу 22 из устройства управлени  спецпроцессора через элемент И 16 на счетный вход триггера 13 П-го (старшего) разр да счетчика, Таким образом,- счетный вход счетчика определ етс  длиной массива назначени  один раз в начале операции. С пр мых выходов остальных триггеров 17 и 18 регистра поступает запрет на вторые входы, а с инверсных выходов - разрешегше на входы элементов 2И-ИЛИ, благодар  чему на счетные входы 1,2,3,,..(п- l) триггеров II и 12 счетчика поступают сигналы переносов от старших к младшим разр дам счетчика (от инверсных выходов триггеров 12 и 13 на четвертые входы элементов 2И-ИЛИ 14 и J5). С пр мых выходов триггеров счетчика после каждого тактового импульса передаетс  необходимый индекс в сумматор 1 через коммутатор 9 индексов . Индексы, получаемые на выходе

чальному адресу образуют адреса массивов назначени  в пор дке по КулиТаки .

Если единица поступает в (п - 1)-ый разр д регистра (триггер 18), тогда разрешение с пр мого выхода триггера 18 поступает на вход (п - 1)-го элемента 2И-ИЛИ 15 и с инверсных выходов 1,2,3,...(п- 2) триггеров 17 регистра на входы 1, 2,3,...(п- 2) элементов 2И-ИЛИ 14.

Claims (2)

1. Тактовые импульсы по входу 22 поступают через вход (п - 1)-го элемента 2И-ИЛИ 15 на счетньй вход триггера 12. Счетный вход ( п- О-го триггера 12 счетчика становитс  счетным входом счетчика. Цепи переносов от старших разр дов к младшим, начина  с(п- |)-го открыты. На входе элемента 2И-ИЛИ 15 с инверсного выхода триггера 18 будет запретна перенос из п-го в (п - 1)-й разр д счетчика. На .входах 1,2,3. (п - 2) элементов 2И-ИЛИ 14 и входе элемента И 16 с пр мых выходов соответствующих триггеров регистра будет запрет на прохождение тактовых импульсов к счетным входам 1, 2,3,...( п - 2), h триггеров счетчика. При этом п-ый (старший) р зр д счетчика не участвует в вычислени-  х, остава сь в нулевом состо нии. С пр мых выходов всех триггеров счетчика снимаютс  значени  индексов. Аналогично узел вычислени  индексов работает при поступлении единицы в любой другой разр д регистра. Таким образом, предлагаемое устройство дл  формировани  адреса позвол ет вычисл ть адреса без обращени к оперативному ЗУ за индексами, что в два раза ускор ет подготовку данных дл  быстрого преобразовани  Фурь и в два раза сокращает объем пам ти на трансл цию и, в конечном итоге, снижает затраты машинного времени универсальной ЭВМ, в комплексе с которой работает специализированный процессор, оснащенный предлагаемым устройством. Формула изобретени  Устройство дл  формировани  адреса , содержащее три регистра адресов

    вл ютс  информационным входом уст- , ройства и соединены с информационными входами трех, регистров индексов,

   выходы которых соединены с соответствующими входами коммутатора индексов , выход которого соединен с первым входом сумматора, второй вход которого соединен с выходом коммутатора адресов и  вл етс  адресным выходом устройства, выходы всех регистров адресов соединены с соответствующими входами коммутатора адресов, выход сумматора соединен со вторыми информационными входами всех регистров адресов, отличающеес  тем, что, с целью повьш1ени  быстродействи  устройства, в него введен узел вычислени  индексов, содержащий п-разр дные регистр и счетчик, (п- 1) элементов 2И-ИЛИ и элемент И, причем счетный вход триггера п-го разр да счетчика подключен к выходу элемента И, первый вход которого соединен с пр мым выходом триггера п-го разр да регистра, а второй вход элемента И - с первыми входами всех элементов 2И-ИЛИ и  вл етс  тактовым входом устройства, счетные входы 1,2,3,..., (п - 1) триггеров счетчика соединены соответственно с выходами 1,2,3,,.. ( п- О элементов 2И-ИЛИ, вторые входы которых подключены к пр мым выходам соответствуюпщх триггеров регистра, а третьи входы элементов 2И-ИЛИ - к инверсным выходам соответственно 1,2,3,...( п - 1) триггеров регистра, 8-входы которых соединены с R-входами триггеров счетчика и  вл ютс  входом сброса устройства, а S-входы всех триггеров регистра соединены с информационным входом устройства, инверсньй выход триггера первого разр да счетчика соединен с Г-входом этого триггера, а инверсные выходы 2,3,4,...п триггеров счетчика соответственно с D-входами этих триггеров и с четвертыми входами I ,2,3.-.,, (п - I) элементов 2И-ИЛИ, пр мые выходы триггеров счетчика подключены к соответствующему входу коммутатора индексов. Источники информации, прин тые во внимание при экспертизе 1.Цифрова  обработка данных сейсморазведки. М., Недра, 1977.
2. 2.ТУ 39-09-021-78, Техническое описание АСЯ 3.031.6Gi, 1978 (прототип ) .