SU805487A1 - Аналого-цифровой преобразователь - Google Patents

Description

Изобретение относитс  к радиотехнике и предназначено дл  использовани  в спектрометрии ионизирующих излучений . Известен аналого-цифровой преобразователь , содержащий дискриминатор уровн , генератор эталона, устройство выборки хранени  11. Недостатком устройства  вл етс  низкое быстродействие. Известен аналого-цифровой преобразователь , содержащий входное Устройство , соединенное с первым входом коммутатора, выход которого через последовательно соединенные сумматор и две  чейки пам ти соединен со свои вторым входом, второ.й вход сумматора через r iepaTop эталонов и блок управлени  генератором эталонов соединен с выходом задающего генератора выход сумматора через дискриминатор уровн  соединен с входом регистра сдвига, вьЬсод которого соединен с входом блока вывода кода, логические входы и выходы входного устройства, коммутатора,  чеек пам ти,, дискриминатора уровн , регистр сдвига, бло ка вывода кода и задающего генератора соединены с блоком управлени  121 Недостатком устройства  вл етс  низкое быстродействие. Цель изобретени  - повышение быстродействи  . Указанна  цель достигаетс  тем, что в аналого-цифровой преобразователь , содержащий входное устройство, коммутатор,  чейку пам ти, дискриминатор уровн , блок синхронизации, блок распределени  импульсов, счетчик импульсов, арифметическое устройство , блок вывода кода, задающий генератор, блок управлени , генератор эталонного тока, введены дополнительный дискриминатор уровн , интегратор , два блока эталонной длительности , разр дное устройство, два резистора, причем выход входного устройства через первый резистор соединен с входом интегратора, выходами разр дного устройства и генератора эталонного тока, вход которого через первый блок эталонной Длительности соединен с выходом блока синхронизации, выход интегратора соединен с входом разр дного устройства и входом дискриминатора уровн , выход коммутатора через второй резистор соединен с входом интегратора, управл ющий вход коммуатора через второй блок эталонной лительности соединен с шестым выхоом блока управлени , второй вход оторого через дополнительный дискриинатор уровн  соединен с входом ходного устройства, а седьмой выход лока управлени  соединен с управл юим входом разр дного устройства.

На чертеже приведена структурна  электрическа  схема устройства.

Преобразователь содержит входное устройство 1, дискриминатор 2 уровн , интегратор 3, дискриминатор 4 уровн , блок 5 синхронизации, згщающий генератор 6, блок 7 эталонной длительности , генератор 8 эталонного тока, блок

9распределени  импульсов, счетчик

10импульсов,  чейку 11 пам ти, комутатор 12, блок 13 управлени , блок 14 эталонной длительности, арифметическое устройство 15, блок 16 вывода кода, разр дное устройство 17, резисторы 18 и 19.

Устройство предназначено дл  преобразовани  в код площади импульса Сэар да) и работает следующим образом .

В исходном состо нии входное устройство 1 закрыто, разр дное устройство 17 замкнуто, создава  на выходе интегратора 3 нулевой уровень,  чейка 11 открыта по входу, коммутатор 12 подает на вход интегратора 3 нулевой потенциал, счетчик 10 обнулен. Измер емый сигнал Ux поступает на вход входного устройства 1 и на вход дискриминатора 2. Последний вырабатывает логический сигнал (по длительности равный или несколько больший длительности измер емого сигнала Ц ), который запускает все устройство в целом. Входное устройство 1 открываетс , закрываетс  разр дное устройство 17 и входной сигнал Ux поступает через входное устройство 1, интегратор 3 на вход дискриминатора 4. Логический сигнал с выхода дискриминатора 4 через блок 5 поступает синхронно с сигналом задающего генератора 6 через блок 7 на вход генератора В, эталоинце импульсы которого подаютс  на вАод интегратора 3. Генератор 8 вырабатьшает импульсы до тех пор, пока разность Ux-Uj. (где п число эталонных импульсов) на выходе интегратора 3 не будет меньше нули.- Полученные п импульсов компенсации через блок 9 записываютс  в секцию старших разр дов счетчика

10.Остаток Ux Jэт«- с выхода интегратора 3 записываетс  в  чейку

11,с выхода которой он подаетс  на вход коммутатора 12. После окончани  логического сигнала с выхода дискриминатора 2 блок 13 закрывает  чейку 11 и входное устройство 1 и. на

фиксированное врем  д t через ком1 утатор 12 и резистор 19 подключает

выход  чейки 11 ко входу интегратора 3. Врем  .Л1 задаетс  вторым блоком 14. Величина At, коэффициенты передачи  чейки 11 и коммутатора 12 и согласующий резистор 19 выбираютс  такими, чтобы общий коэффициент пе редачи кодирующего кольца, (со входа  чейки пам ти 11 до выхода интегратора 3) был равен , где m - число двойных разр дов, получаемых в одном цикле кодировани . С момента срабатывани  коммутатора 12 начинаетс  второй цикл кодировани , в котором все повтор етс  аналогичным образом, с той лишь разницей, что сигнал дл  измерени  (остаток 4,1-UgT-Vx) i подаетс 

5 с выхода коммутатора 12, а результат кодировани  записываетс  в секцию более младших разр дов счетчика 10. После окончани  всех циклов кодировани  полученный код через арифметическое устройство 15, которое приводит код к нормальному виду, и блок 16 выводитс  из устройства. При этом блок 13 приводит всё устройство в исходное состо ние.

Claims (1)

1.Авторское свидетельство СССР 489219, кл. Н 03 К 13/17, 1975, i.Kondiali, Stirtin 5 A.Troimau D,b..IEEE 5 Onans Nuck sei 969, NSHfc, мб,РЗ(прототщ ;