SU780003A1 - Схема сравнени кодов - Google Patents
Схема сравнени кодов Download PDFInfo
- Publication number
- SU780003A1 SU780003A1 SU782719919A SU2719919A SU780003A1 SU 780003 A1 SU780003 A1 SU 780003A1 SU 782719919 A SU782719919 A SU 782719919A SU 2719919 A SU2719919 A SU 2719919A SU 780003 A1 SU780003 A1 SU 780003A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- group
- elements
- code
- outputs
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
(54) СХЕМА СРАВНЕНИЯ КОДОВ
t
ИзоОретение относитс к области автомати и и вычислительной техники и предназначено дл автоматизации процесса вычислени булевой разности при проектировании сре;цств тестового и аппаратурного контрол комбинационных схем.
Известна схема сравнени кодов, содержаща .элементы ИЛИ-НЕ едостатком ее вл етс невозможность вычислени булевой разности.
Наиболее близким техническим решением к данному вл етс схема сравнени кодов, содержаща регистр и группу элементов неравнозначность, первые входы которых вл ютс входами первой группы схемь 2. Схема содержит, кроме того, элемент ИЛИ.
Недостатком ее вл етс невозможность вычислени булевой разности.
Целью изобретени вл етс расширение функциональных возможностей за счет вычислени булевой разности.
Цель достигаетс тем, что в схему введены счетчик, два коммутатора, элемент неравнозначность, дешифратор , группу элементов И, причем выходы счетчика соединены со вторыми входами элементов неравнозначнсУсть группы, с входами дешифратора и управл ющими входами первого коммутатора , информационные входы которого вл ютс входами второй группы схемы и соединены с информационными входами второго коммутатора, управл ющие входы которого соединены с выходами элементов неравнозначность ,группы, а выходы первого и второго коммутаторов соединены с первым и
10 вторым входами элемента неравнозначнрсть , выход котор ого подключен к первым входам элементов И группы, вторые входы которых соединены с соответствующими выходами дешифратора, а выходы подключены к входам реги15 Ътра, выходы которого вл ютс выходами схемы.
Схема представлена на чертеже. Схема содержит входы 1 схемы второй группы, входы 2 первой группы
20 схемы, счетчик 3, первый коммутатор 4, второй коммутатор 5, группу 6 элементов неравнозначность, элемент неравнозначность 7, дешифратор 8, регистр 9, выходы 10 схемы, группу
25 -11элементов И.
Коммутаторы 4 и 5 имеют п управл ющих входов, 2 информационных входов , один выход состоит из п-входового дешифратора, 2 двухвходовых
30
схем И, сщной 2 -входовой схемы ИЛИ и предназначены дл выбора на основании управл ющего двоичного кода (П) соответствующего разр да из информационного.двоичного кода.
Рассмотрим работу булевой схемы.
По определению булевой разностью логической функции F (х , . . .,х,) по переменной х называетс логическа функци R{x,. . . ,Xf,) вида R{x.,. . . , х)(х , . . . , . . . ,х)ФР(х , . . .X,-, ...,хи). То есть дл вычислени функции R(х ,...,х) необходимо вычисл ть значение функции F на наборе X ,... , х ,., . , X у, и сложить по модулю два со значением исходнойфункции на рассматриваемом наборе.
Значени исходной функции на всех двоичных наборах., входных переменных (таблица истинностц функции) подаютс на входы 1.
На входы 2 подаетс п-разр дный двоичный код, несущий информацию о . , по переменным вычисл етс булева разность. Если она вычисл етс по переменной х , то в i -м разр де двоичного кода будет 1, втз Всех остальных разр дах - О. Например, дл , при вычислении булевой разности по переменной х двоич{}ый код имеет вид 100.
Счетчик 3 формирует последователь- нрсть двоичных наборов (двоичных слов). Дл каждого набора производитс определение значени исходной функции на данном (на выходе коммутатора 4) , в группа 6 на основаййи управл к дего кода формируетс набор х ,. . .ху,.. .„, и определ етс значение исходной функции на этом наборе (на выходе коммуУатора 5). Элемент нерав оЗначЕНОСТь 7 производит, сложение по модулю два значений функции на наборах х,...«
X; , ... х у, и х , . . . , . 4 . I f.
Результат сложени поступает на перёые входы элементов И rpynrw 11 В зависимости от рассматрйваешго двоичного набора (пойтупаймчего с йвоич-; ного счетчика 3) вйдаефс то соотвег cтвyШё 4y выходу в регистр ; ;-..-;.
После рассмЬтренм всех набЬрёв в регистре сформирована булева разность . Устройство работает аналогично в случае; вычислени булевой разности по нескольким переменный.
Рассмотрим пример работы устройства дл . Пусть 3:адана исходна функци f таблица ИСТИННОСТИ которой приведена в табл. Необходимо вычислить булевую разность lio переменной х. Двоичный код, поступающий на входы 1, имеет вид 01111010,
а двоичный код, поступаквдий на входы 2 имеет .вид 010.
Исхо;рна таблица истинности ло1ической функции
Значени лодаоичный нагической бор функции
оио
О 1 1 1 1 О 1 О
001 010 011 100 101 110 111
Применение предложенного устройства позвол ет расширить, автоматизировать класс решаемых задач.
Claims (2)
1.Ф.Сэллерс Методы обнаружени ошибок в работе ЭЦВМ, М., Мир, 1973, с. 74, фиг. 4, 7.
2.Гаврилов Ю.В., Пучко А.Н. Арифметические устройства быстродействующих ЭЦВМ, Советское радио, М., 1970, с. 242, р. 5.3.1.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782719919A SU780003A1 (ru) | 1978-12-19 | 1978-12-19 | Схема сравнени кодов |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782719919A SU780003A1 (ru) | 1978-12-19 | 1978-12-19 | Схема сравнени кодов |
Publications (1)
Publication Number | Publication Date |
---|---|
SU780003A1 true SU780003A1 (ru) | 1980-11-15 |
Family
ID=20808194
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU782719919A SU780003A1 (ru) | 1978-12-19 | 1978-12-19 | Схема сравнени кодов |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU780003A1 (ru) |
-
1978
- 1978-12-19 SU SU782719919A patent/SU780003A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
Holdsworth et al. | Digital logic design | |
US4523292A (en) | Complementary FET ripple carry binary adder circuit | |
US4761760A (en) | Digital adder-subtracter with tentative result correction circuit | |
KR940008612B1 (ko) | 2진수의 보수 발생 장치 | |
US3932734A (en) | Binary parallel adder employing high speed gating circuitry | |
GB1570931A (en) | Unit circuit for forming a binary adder and a binary adder so formed | |
US3925651A (en) | Current mode arithmetic logic array | |
JPS63102510A (ja) | 排他的orゲートおよび/または排他的norゲートを構成する組合せ回路 | |
US3351782A (en) | Multiple emitter transistorized logic circuitry | |
KR870009595A (ko) | 직렬-비트 2의 보수 디지탈 신호 처리 장치 | |
Emery | Digital circuits: logic and design | |
US4709346A (en) | CMOS subtractor | |
US2999637A (en) | Transistor majority logic adder | |
KR0134659B1 (ko) | 고속화한 시험패턴 발생기 | |
SU780003A1 (ru) | Схема сравнени кодов | |
US4092522A (en) | 5-Bit counter/shift register utilizing current mode logic | |
Higuchi et al. | Static-hazard-free T-gate for ternary memory element and its application to ternary counters | |
US3075093A (en) | Exclusive or circuit using nor logic | |
US4989174A (en) | Fast gate and adder for microprocessor ALU | |
US4071904A (en) | Current mode multiple-generating register | |
KR930015431A (ko) | 중재자 | |
GB1135108A (en) | Binary digital circuits | |
US5239499A (en) | Logical circuit that performs multiple logical operations in each stage processing unit | |
US3505648A (en) | Arithmetic and logic system using ac and dc signals | |
SU1621164A1 (ru) | Многофункциональный логический модуль |