намнчсскис сБойстца системы автоматического регулировани скорости в целом. Предлагаемое устройство свободно от указанных недостатков, что достигаетс использованием цифрового регул тора но авт. свид. .КЬ 338277 ие дл цели неносредствеиного вычислени иитегральиой составл ющей оипюки иоддержаии задаииого соотношеин скоростей , как в известном решении, а в составе цифрового устройства, иредиазиачеииого дл вычислени задани требуемой скорости даииой клети. Задание иостуиает в виде иериодического имнульсиого сигнала со строго фиксированной частотой дл иоддержаии соот 1ои1еии скоростей по формуле (1). При этом иа вход сигиала обратиой св зи но скорости цифрового регул тора подаетс не имнульсный сигнал частоты /; , соответствующей фактической скорости клети от датчика скорости i-ой клети, а нмиульсиый сигнал частоты fj . созадаиной скорости даииой ответствующей клети. Таким образом, в цифровом регул торе нровер етс вынолиенне равенства и, п /. +KKti причем носледовательность его работы полностью совпадает с оиисаииой в авт. св. АО 338277. На чертеже ноказана блок-схема нредлагаемого цифрового устройства регулироваии . Цифровой регул тор 1 стана преобразует иаир жение Ьэ , соответствующее лпиейиой скорости У| нервой работающей клети иеирерывного стапа, нрин той за эталои, в две носледовательности импульсов с частотами /,. и /(/,-. На входы цифрового регул тора 2 i-ой клети подаютс импульсиые сигналы с частотами /I и /efi, двоичные числа, соответствуюHJ ,He «1, «Н; и «/г,, и нмнульсиый сигиал частоты / соответствующей задаииой скорости дайной клетн, т. е. скорости, нри которой выноли етс формула (1). Формула (3) может быть нриведеиа к виИмиульсный сигнал частоты I , представл ет собой выходной сигиал иреобразовател нанр жеиие-частота 3, иа вход которого посто нно иодаетс напр жение в виде суммы двух составл ющих k:kU. W К входному ианр жению /J , добавл етс сигнал коррекции Д поступающий с выхода цифрового регул тора 2. Величщш и знак сигнала AL,. . определ ютс отклоиением фактического значени частоты fl импульсного снгнала на выходе преобразовател 3 от значени частоты /ь при котором выиолн ютс равенства (3) и (4). В реверспвном счетчике 4 - цифровом Н теграторе сравниваютс этало1Н1ый сигнал задани требуемой дл данной клети скорости частоты н сигнал обратной св зи по . скорости от датчика о скорости данной клети частоты /; . : Разиость частот или фаз задаииой и фактической частот, зафиксированна в цифровом иитеграторе, иостуиает в цифровом виде на вход нреобразовател код-аналог 6 и преобразуетс в сигнал посто нного тока, представл ющий собой иитегральиую составл ющую закоиа регулировани . Врем цикла вычислени сигиала коррекции Af/, в цифровом регул торе нредставл ет собой нериод кваитоваии но времени сигнала коррекции и онредел етс требуемой точиостью его вычислеии , уровнем и дианазоном измеиеии задаииой частоты fj . Оио ие сказываетс на быстродействии системы регулироваии в целом, так как быстродействие цифровой части иоддержани заданной скорости клети определ етс только периодом кваптовапи по времени сигнала, иоступающего с выхода цифрового интегратора на вход преобразовател код-аналог. Максимальиое значение периода квантоваии этого сигиала определ етс мииимальной частотой следовани нмнульсов от датчика скорости, иричем максимальное значение периода следоваин этих имнульсов может быть обеспечено значительно ниже значени наименьшей носто нной времени аналоговой части системы регулировани . Таким образом , предлагаема структура цифрового регул тора клети ие иакладывает ограничешгй иа быстродействие системы регулировани в целом. П р е д м е т и 3 о б р е т е и и Цифровое устройство дл регулировани соотношени скоростей клетей иенрерывных ирокатных станов по авт. св. jY 338277, отличающеес тем, что, с целью повышени быстродействи цифровых регул торов клетей и повышеии точности ноддержанн задаииого соотношеии скоростей клетей ненрерывиого ирокатного стана, в него введен нреобразователь напр жение-частота, один из входов которого подключен к выходу цифрового регул тора каждой клети, два других - к задатчикам эталонного ианр жени и наир жени , пронорцнонального общей выт жке стапа и доли данной клети в создании общей выт жки стана, а выход - к одному из входов цифрового интегратора, другой вход которого подключен к нмпульспому датчнку скорости данной клети, а выход - к входу нреобразовател код-аналог.