SU410555A1 - - Google Patents
Info
- Publication number
- SU410555A1 SU410555A1 SU1781681A SU1781681A SU410555A1 SU 410555 A1 SU410555 A1 SU 410555A1 SU 1781681 A SU1781681 A SU 1781681A SU 1781681 A SU1781681 A SU 1781681A SU 410555 A1 SU410555 A1 SU 410555A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- trigger
- input
- output
- circuit
- inverse
- Prior art date
Links
Landscapes
- Time-Division Multiplex Systems (AREA)
Description
1one
Устройство может найти применение в электронных и квазиэлектронных АТС, бесшнуровых коммутаторах.The device can be used in electronic and quasi-electronic PBX, cordless switches.
Известен распределитель импульсов, содер«жащий триггеры и трехвходовые схемы «И - НЕ.The known pulse distributor, containing “triggers and three-input circuits“ AND - NOT.
Цель изобретени - упрощение устройства.The purpose of the invention is to simplify the device.
Предлагаемый распределитель отличаетс тем, что инверсные входы триггеров нечетных и четных разр дов св заны с шинами тактовых импульсов, а инверсный выход триггера каждого разр да св зан с пр мым входом триггера последуюшего разр да и с одним входом соответствующей схемы «И - НЕ, два других входа которой соединены с инверсным выходом триггера предыдущего разр да и с пр мым выходом триггера последующего разр да соответственно.The proposed valve is distinguished by the fact that the inverse inputs of the odd-numbered and even-flip-flop triggers are connected to the clock busses, and the inverse flip-flop output of each bit is connected to the forward triggering input of the subsequent bit and the corresponding input of the corresponding AND circuit, two the other inputs of which are connected to the inverse trigger output of the previous bit and to the direct trigger output of the subsequent bit, respectively.
На фиг. 1 изображена блок-схема предлагаемого распределител импульсов; на фиг. 2- временна диаграмма работы двух разр дов устройства.FIG. 1 shows a block diagram of the proposed pulse distributor; in fig. 2- time diagram of operation of two bits of the device.
В исходном состо нии распределител на входе 1 - инвертированные тактовые импульсы , на входы 2, 3 поступают тактовые импульсы , на инверсных выходах триггеров - инвертированные тактовые импульсы, сдвинутые на последующем триггере относительно предыдущего на /2 Т. На выходах 4, 5 - по «единице .In the initial state of the distributor at the input 1 - the inverted clock pulses, the inputs 2, 3 receive the clock pulses, at the inverse outputs of the triggers - the inverted clock pulses shifted at the subsequent trigger relative to the previous one by / 2 T. At the outputs 4, 5 - by unit.
При поступлении на вход 1 единицы и с приходом тактового импульса на вход 2 триггер 6 перебрасываетс , и на инверсном выходе по вл етс единица, котора поступает наWhen a unit arrives at the input 1 and with the arrival of a clock pulse at the input 2, the trigger 6 is transferred, and at the inverse output there appears a unit that arrives at
пр мой вход триггера 7 и на вход схемы «И - НЕ 8. На выходе последней 7 по вл етс нуль. С по влениеч тактового импульса на входе 3 триггер 7 перебрасываетс и на его инверсном выходе по вл етс единица, котора поступает на схему «И - НЕ 9 и на пр мой вход триггера 10, а на пр мом выходе триггера 7 по вл етс нуль, который поступает на вход смены «И - НЕ 8, и на выходе этой схемы снова по вл етс единица. Наthe direct input of the trigger 7 and the input of the AND circuit is NOT 8. At the output of the last 7, zero appears. With the appearance of a clock pulse at input 3, trigger 7 is transferred and at its inverse output a unit appears that goes to the AND-HE 9 circuit and to the direct input of trigger 10, and zero appears at the forward output of trigger 7, which arrives at the input of the " AND - NOT 8 ' shift, and at the output of this circuit, a unit appears again. On
выходе 5 схемы «И - НЕ 9 по вл етс нуль, так как на ее входе имеютс три единицы с пр мого выхода триггера 10 и инверсиых выходов триггеров 6, 7. Нуль на выходе схемы «И - НЕ 9 сохран етс до поступлени наOutput 5 of the AND-NOT 9 circuit appears zero, since at its input there are three units from the direct output of the trigger 10 and the inverted outputs of the flip-flops 6, 7. The zero output of the AND-HE 9 circuit remains until it arrives at
вход 2 тактового импульса, который перебрасывает триггер 10. С пр мого выхода триггера нуль поступает на схему «И - НЕ 9, и на выходе 5 этой схемы по вл етс единица.the input 2 of the clock pulse, which throws the trigger 10. From the direct output of the trigger, zero is fed to the AND – HE 9 circuit, and the output 5 of this circuit is one.
Предмет изобретени Subject invention
Распределитель импульсов, содержащий триггер н трехвходовые схемы «И - НЕ, о тл и чающийс тем, что, с целью его упрощени , инверсные входы триггеров нечетных и четных разр дов св заны с щинами тактовых импульсов, а инверсный выход триггера каждого разр да соединен с пр мым входом триггера последующего разр да и с одним входом соответствующей схемы «И - НЕ,The pulse distributor, containing a trigger and a three-input "AND - NOT, O" circuit, and that, in order to simplify it, the inverse inputs of the odd-even-even trigger are connected to clock pulses, and the inverse output of the trigger of each bit is connected to the direct trigger input of the subsequent discharge and with one input of the corresponding “AND - NOT,
дв.а других входа которой подключены к инверсному выходу триггера предыдущего разр да и к пр мому выходу триггера последующего разр да соответственно.The other inputs of which are connected to the inverse output of the trigger of the previous bit and to the direct output of the trigger of the subsequent discharge, respectively.
П П It ItILIt ItIL
3 ini ini If3 ini ini If
5 . П П rfive . R p r r
II н If rr fII n If rr f
irnrnrnnr tirnrnrnnr t
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1781681A SU410555A1 (en) | 1972-05-05 | 1972-05-05 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1781681A SU410555A1 (en) | 1972-05-05 | 1972-05-05 |
Publications (1)
Publication Number | Publication Date |
---|---|
SU410555A1 true SU410555A1 (en) | 1974-01-05 |
Family
ID=20513320
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1781681A SU410555A1 (en) | 1972-05-05 | 1972-05-05 |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU410555A1 (en) |
-
1972
- 1972-05-05 SU SU1781681A patent/SU410555A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU410555A1 (en) | ||
SU387526A1 (en) | PULSE DISTRIBUTOR | |
SU364964A1 (en) | ALL-UNION PAT? 111110-1 SHYAP? | |
SU473304A1 (en) | Logical integrator | |
SU456367A1 (en) | Scaling device | |
SU444330A1 (en) | High-speed counter | |
SU423249A1 (en) | PULSE DISTRIBUTOR | |
SU135106A1 (en) | Pulse Generator | |
SU464070A1 (en) | Sync device | |
SU437128A1 (en) | Shift register | |
SU373890A1 (en) | ALL-UNION I | |
SU410547A1 (en) | ||
SU409353A1 (en) | DEVICE FOR SYNCHRONIZATION OF PULSES | |
SU469099A1 (en) | Digital phase meter | |
SU439911A1 (en) | Pulse synchronization device | |
SU481128A1 (en) | Pulse selector | |
SU474051A1 (en) | Device to enter information in the shift register | |
SU449441A1 (en) | Pulse selector for long and | |
RU1817241C (en) | Pulse counter | |
SU416891A1 (en) | ||
SU483792A1 (en) | Pulse distributor | |
SU1032445A1 (en) | Device for entering information | |
SU365039A1 (en) | DEFAULT CODE OF TIME INTERVALS | |
SU921094A1 (en) | Decimal counter | |
SU459855A1 (en) | Logic Differential Chain |