Изобретение относитс к области автоматики и вычислительной техники и может быть использовано дл построени различных автоматических iH вычислительных устройств (подсчет количества производимой продукции за вычетом брака; сравнение количества двух входных воздействий, поступающих последовательно во времени; построение цифровых интегрирующих машин и т. п.). В известных схемах реверсивных дес тичных счетчиков большой емкости (коэффициент пересчета ) оборудование растет пропорционально количеству разр дов счетчика . Помимо того известные схемы реверсивных счетчиков последовательного действи стро тс , как правило, В двоичной системе счислени , что требует применени преобразовател кодов чисел. Цель изобретени состоит в построении простой схемы реверсивного дес тичного счетчика большой ем:кости, оборудование которого практически не зависит от требуемого коэффициента пересчета, а результат фиксируетс в дес тичном виде как дл отрицательных, так и дл положительных чисел. В предлагаемом устройстве эта цель достигаетс путем выполнени схемы реверсивного дес тичного счетчика большой емкости на базе линии задержки последовательного двоичного полусумматора , схемы коррекции, двух схем обратного кода и блока знака. На чертеже изображен реверсивный дес тичный счетчик большой емкости. Он состоит из линии задержки 1, последовательного двоичного полусумматора 2, двух схем обратного кода 3 4, схемы коррекции 5, элемента задержки на один период тактовой частоты 6, схем «ИЛИ 7, 8, схемы «И 9, блока знака 10 и блока синхронизации //. Блок знака 10 определ ет режим работы реверсивного счетчика (сложение или вычитание положительных 12 или отрицательных 13 входных сигналов) и фиксирует знак результата . В случае суммировани выдаетс сигнал по первому выходу блока знака, соединенному со входом схемы коррекции 5 и входами схем обратного кода 3 и 4, Е случае вычитани .выдаетс сигнал по второму выходу блока знака, соединенному со вторым входом схемы коррекции 5. И ъ том и в другом случае выдаетс выходной сигнал блока знака 10 по третьему выходу, который соединен со входом схемы «И 9, на второй вход которой поступают выходные сигналы блока синхронизации //. Выходные сигналы с других двух выходов блока синхронизации 11 поступают на вход блока знака и на вход блока коррекции. Помимо этого четвертый (Вход схемы коррекции 5 соединен с выходом первой схемы обратного кода 3. Результат коррекции поступает на первый выход схемы 5 который соединен со входом линии задержали /. Кроме этого в режиме сложени выдаетс сигнал по второму выходу схемы коррекции 5, соединенному с первым входом схемы «ИЛИ 7. Выход линии задержки 1 соединен с первым входом второй схемы обратного кода 4, второй вход которой Соедин етс с первым выходом блока знака 10. Выход схемы обратного кода 4 поступает на первый вход последовательного двоичного полусумматора 2, выход сигнала суммы которого соединен с первым входом схемы обратного кода 3. На второй вход первой схемы обратного кода 3 поступает сигнал с первого выхода блока знака 10. Выход сигнала переноса сумматора 2 соединен со вторым входом схемы «ИЛИ 7, выход которой через элемент задержки 6 соединен с первым входом схемы «ИЛИ 8. Второй вход схемы «ИЛИ 8 соединен с выходом схемы «И 9, первый вход которой соединен с третьим выходом блока знака 10, а второй - с блоком синхронизации 11. Выход схемы «ИЛИ 8 поступает на второй вход сумматора 2. Лини задержки предназначена дл получени и запоминани результата счета в двоично-дес тичном коде. Величина задержки TI между входом схемы коррекции 5 и выходом линии задержки 1 определ етс по формуле - 0) где п - количество дес тичных разр дов; f - частота тактовых сигналов. Величина задержки TI должна удовлетвор ть неравенству р -± макс где макс - максимально возмо ша частота Поступлени входных счетных сигналов. Так, дл 8 и / 250 кгц величина задержки TI согласно формуле (1) равна 1:1 1,28-10-4 се«: 128 жксек. При таком значении TI максимально возможна частота поступлени входных счетных сигналов в соответствии с неравенством (2) не должна превышать 7,8125 кгц. Величина задержки Та между входом и выходом линии задержки / определ етс по формуле 4.(-2) 7 и дл тех же значений f и равн етс Та 1,2-10-4 мксек. Последовательный двоичный полусумматор 2 собран согласно известным логическим соотношени м S XyyXY, Z XY. где S, Z, X, Y, X и Y - двоичные переменные сигнала суммы, сигнала переноса, пр мые и инвертированные сигналы по первому и второму входам полусумматора соответственно. Блок знака фиксирует знак результата, задает режимы работы устройства (сложение, вычитан.ие, отсутствие счета, установка в исходное состо ние). Блок синхронизации предназначен дл выработки сигналов, синхронизирующих работу всего устройства. В предлагаемой схеме реверсивного дес тичного счетчика абсолютна величина результата хранитс в обратном коде в двоичнодес тичной системе счислени 8421. Рассмотрим работу блока счета в режиме сложени . В исходном состо нии или в режиме запоминани , которые могут предшествовать режиму сложени , двоично-дес тичный обратный код абсолютной величины циркулирует без изменени по цепи: выход линии задержки /-втора схема обратного кода 4- полусумматор 2-перва схема обратного кода 3 -схема коррекции 5 - вход линии задержки 1. Первый же входной сигнал, устанавливающий в блоке знака режим сложени , приводит к тому, что на первом и третьем выходах блока знака 10 установ тс сигналы, которые нереключат схемы обратного кода 3 н 4 ъ режим инвертировани . Поскольку с выхода линии задержки / поступает обратный код, то на выходе второй схемы обратного кода 4 установитс пр мой двоично-дес тичный код, который поступит на первый вход полусумматора 2. Так как с третьего выхода блока знака поступает -разрешение на схему «И 9, то сигнал младшего первого разр да Р1 проходит через схему «И 9, «ИЛИ 8 на второй вход полусумматора. Если во врем действи первого разр да по первому входу полусумматора 2 также поступает код единицы, то согласно логическим выражени м .(4) 5 0, а сигнал переноса Z 1 через схему «ИЛИ 7, элемент задержки 6 и схему «ИЛИ 8 поступит на второй вход полусумматора 2 уже во врем действи сигнала второго разр да. Таким образом, двоичный код младшей тетрады увеличитс на одну единицу. В результате на выходе полусумматора установитс правильный результат в пр мом двоично-дес тичном виде, если число в младшей тетраде не превышает «9. Этот код первой схемой обратного кода 3 оп ть превращаетс в обратный двоично-дес тичный код, который через схему коррекции 5 заноситс в линию задержки 1. Как только в младшей тетраде установитс код дес ти «1010, срабатывает схема коррекции 5 во врем действи последнего (четвертого ) разр да тетрады и на втором выходе схемы коррекции 5 по вл етс сигнал, который через схему «ИЛИ 7 поступает по цепи переноса полусумматора 2 в младший разр д следующей (второй) тетрады.The invention relates to the field of automation and computer technology and can be used to build various automatic iH computing devices (counting the number of products produced minus rejects; comparing the number of two input actions that arrive sequentially in time; building digital integrating machines, etc.). In the known schemes of reversible decimal high-capacity counters (conversion factor), the equipment grows in proportion to the number of bits of the counter. In addition, well-known circuits of reversible counters of sequential operation are usually constructed in the binary number system, which requires the use of a number code converter. The purpose of the invention is to build a simple reversible decimal counter with a large capacitor, the equipment of which practically does not depend on the required conversion factor, and the result is fixed in decimal form for both negative and positive numbers. In the proposed device, this goal is achieved by performing a reversible decimal high-capacity counter circuit based on a delayed serial binary half accumulator, a correction circuit, two return code circuits, and a sign block. The drawing shows a reversible decimal counter of high capacity. It consists of a delay line 1, a serial binary half-adder 2, two reverse code 3 4 schemes, a correction circuit 5, a delay element for one period of the clock frequency 6, OR 7, 8 schemes, AND 9 schemes, a sign block 10 and a synchronization block //. The block of sign 10 determines the mode of operation of the reversible counter (the addition or subtraction of positive 12 or negative 13 input signals) and fixes the sign of the result. In the case of summation, a signal is output on the first output of the sign block connected to the input of the correction circuit 5 and inputs of the reverse code circuits 3 and 4, E of the case of subtraction. A signal is output on the second output of the sign block connected to the second input of the correction circuit 5. And in another case, the output signal of the sign unit 10 is outputted at the third output, which is connected to the input of the & The output signals from the other two outputs of the synchronization unit 11 are fed to the input of the sign unit and to the input of the correction unit. In addition, the fourth one (the input of the correction circuit 5 is connected to the output of the first feedback code circuit 3. The result of the correction goes to the first output of the circuit 5 which is connected to the line input delayed /. In addition, a signal is output on the second output of the correction circuit 5 connected to the first the input of the OR circuit 7. The output of the delay line 1 is connected to the first input of the second reverse code 4 circuit, the second input of which is connected to the first output of the character block 10. The output of the reverse code 4 circuit is fed to the first serial binary input half adder 2, the output of the sum signal of which is connected to the first input of the feedback code 3. The second input of the first feedback code 3 receives the signal from the first output of the character block 10. The output of the transfer signal of the adder 2 is connected to the second input of the OR 7 circuit, the output of which the delay element 6 is connected to the first input of the circuit "OR 8. The second input of the circuit" OR 8 is connected to the output of the circuit "AND 9, the first input of which is connected to the third output of the sign unit 10, and the second to the synchronization unit 11. The output of the circuit" OR 8 arrives at the second input of the adder 2. The delay line is intended for receiving and storing the result of the counting in a binary-tenth code. The delay TI between the input of the correction circuit 5 and the output of the delay line 1 is determined by the formula - 0) where n is the number of decimal places; f is the frequency of the clock signals. The delay TI should satisfy the inequality p - ± max where max is the maximum possible frequency of incoming counting input signals. So, for 8 and / 250 kHz, the delay value TI according to the formula (1) is 1: 1 1.28-10-4 ce: 128 hs. With such a value of TI, the maximum possible frequency of arrival of input counting signals in accordance with inequality (2) should not exceed 7.8125 kHz. The magnitude of the delay Ta between the input and output of the delay line / is determined by the formula 4. (- 2) 7 and for the same values of f and equals Ta 1.2-10-4 microseconds. The serial binary half-adder 2 is assembled according to the known logical relations S XyyXY, Z XY. where S, Z, X, Y, X and Y are the binary variables of the sum signal, the transfer signal, the forward and inverted signals at the first and second inputs of the half summator, respectively. The sign block fixes the sign of the result, sets the operation modes of the device (addition, subtraction, no counting, setting to the initial state). The synchronization unit is designed to generate signals that synchronize the operation of the entire device. In the proposed scheme of a reversible decimal counter, the absolute value of the result is stored in the reverse code in the binary number system 8421. Consider the operation of the counting unit in the addition mode. In the initial state or in the memory mode, which may precede the addition mode, the binary-decimal return code of the absolute value circulates without changing along the circuit: output of the delay line / -the second code of the return code 4 - half-summator 2-first code of the return code 3 - circuit Correction 5 - input of delay line 1. The first input signal, which sets the adding mode in the character block, causes the first and third outputs of the character block 10 to set signals that do not disconnect the reverse code schemes 3 to 4 ъ invert mode . Since the return code comes from the output of the delay line /, the output of the second feedback code 4 circuit will set the direct binary-decimal code, which will go to the first input of the half-adder 2. Since the third output of the sign unit receives the resolution of the AND 9 circuit. , the signal of the lower first bit P1 passes through the circuit “AND 9,” OR 8 to the second input of the half-adder. If during the first discharge, the unit code is also supplied to the first input of half adder 2, then according to logical expressions (4) 5 0, and the transfer signal Z 1 through the OR 7 circuit, delay element 6 and the OR 8 circuit will go to the second input of the half adder 2 is already in operation of the signal of the second discharge. Thus, the binary code of the lower tetrade will increase by one unit. As a result, the output of the half-adder will establish the correct result in direct binary-decimal form, if the number in the lower tetrad does not exceed $ 9. This code is first converted by the reverse code 3 circuit into a reverse binary-decimal code, which is entered into delay line 1 through correction circuit 5. As soon as the code of ten 1010 is set in the lower tetrad, correction 5 is triggered during the last ( the fourth) tetrad bit and at the second output of correction circuit 5, a signal appears that through the OR 7 circuit goes through the transfer chain of half adder 2 to the low order bit of the next (second) tetrad.