SU1732464A1 - Счетчик импульсов в коде Фибоначчи - Google Patents

Abstract

Изобретение относитс  к вычислительной технике. Счетчик импульсов содержит три триггера 1.1-1.3, восемь элементов И 5.6,7.1-7.3,8.1-8,3, п ть элементов ИЛИ-НЕ 2 1-2.3, 3, 4, два элемента НЕ 10 и 11, два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 12 и 13, триггер 14, элемент 15 задержки, элемент ИЛИ 9. 1 ил.

Description

Изобретение относитс  к вычислительной технике и используетс  дл  подсчета импульсов с большой достоверностью.

Известен последовательный счетчик в кодах Фибоначчи, содержащий в каждом разр де счетный триггер и элемент И, дешифратор неполных состо ний 1.

Недостатком этого счетчика  вл етс  малое быстродействие из-за, последовательной организации цепи переноса.

Известен также счетчик импульсов в р- кодах Фибоначчи, содержащий в каждом разр де счетный триггер, элементы И и ИЛ И 2. ,

Недостатком этого счетчика  вл етс  мала  достоверность подсчета импульсов, так как не позвол ет исправл ть ошибки счета.

Наиболее близкой по технической сущности к предлагаемой  вл етс  пересчетна  схема в коде Фибоначчи, содержаща  JK- триггер в каждом разр де.первый и второй элементы И, элемент НЕ. элемент ИЛИ- НЕ

3.

Недостатком указанного устройства  вл етс  мала  достоверность функцу/юниро- вани , так как не позвол ет исправл ть ошибки счета.%

Целью изобретени   вл етс  повышение достоверности функционировани  за счет исправлени  некоторых ошибок.

Поставленна  цель достигаетс  тем, что в устройство, содержащее JK-триггеры в каждом из трех разр дов, первый и второй элементы И, элемент ИЛИ-НЕ и элемент НЕ, причем пр мые выходы JK-триггеров  вл ютс  информационными выходами устройства , пр мой выход JK-триггера первого разр да подключен к второму J-входу JK- триггера второго разр да, к третьему К-вхо- ду JK-триггера третьего разр да и к первому входу первого элемента И, инверсный выход J К-триггера первого разр да подключен к второму К-входу JK-триггера второго разр да , к первому J-входу JK-триггера третьего разр да и  вл етс  управл ющим выходом устройства, пр мой выход JK-триггера второго разр да подключен к второму J-входу JK-триггера третьего разр да и к второму входу второго элемента И. инверсный выход JK-триггера второго разр да подключен к второму К-входу JK-триггера третьего разр ди и к J- и К-входам JK-триггера первого разр да, пр мой выход JK- триггера третьего разр да подключен к второму входу первого элемента И. инверсный выход JK-триггера третьего разр да подключен к первым и третьим J- и К-входам JK-триггера второго разр да, счетный вход устройства подключен к синхровходу JKтриггеров , управл ющий вход устройства подключен к третьему J-входу и первому К-входу J К-триггера третьего разр да, к входу элемента НЕ, выход которого подключен

к первому входу второго элемента И, выход первого и второго элементов И подключены соответственно к входам элемента ИЛИ- НЕ, выход которого  вл етс  выходом переноса устройства, в него введены первый и

0 второй элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, D-триггер, элемент, задержки, второй элемент НЕ и второй элемент ИЛИ-НЕ, а в каждый разр д дополнительно введены элемент ИЛИ-НЕ, первый и второй элемен5 ты И, во второй разр д, кроме того, введен элемент ИЛ1/1, в каждом разр де вход сброса устройства подключен к первому входу элемента ИЛИ-НЕ, второй вход которого подключен к выходу первого элемента И, а

0 выход элемента ИЛИ-НЕ подключен к R- входу соответствующего JK-триггера разр да , пр мой выход JK-триггера первого разр да подключен к первому входу первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и к вто5 рому входу второго элемента И первого разр да, выход которого подключен к первому входу первого элемента И первого разр да , к первому входу элемента ИЛИ второго разр да и к третьему входу второго

0 элемента ИЛИ-НЕ, пр мой выход JK-триггера второго разр да подключен к первому входу второго элемента И первого разр да, к второму входу второго элемента И второго разр да, выход которого подключен к второ5 му входу второго элемента ИЛИ-НЕ, к первому входу первого элемента И третьего разр да и к второму входу элемента ИЛИ второго разр да, выход которого подключен к первому входу первого элемента И второго

0 разр да, пр мой выход JK-триггера третьего разр да подключен к второму входу первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ. первому входу второго элемента И второго разр да и к второму входу второго элемента

5 И третьего разр да, первый вход которого подключен к выходу первого элемента НЕ, а выход - к первому входу второго элемента ИЛЙ-НЁ. выход которого  вл етс  первым выходом контрол  устройства, выход перво0 го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключен к входу элемента задержки и к D-входу D-триггера. R- и С-входы которого подключены соответственно к входу сброса и счетному входу устройства, инверсный вы5 ход D-триггера и выход элемента задержки подключены соответственно к первому -и второму входам второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого  вл етс  вторым выходом контрол  устройства и подключен к второму входу первого элемента И

второго разр да и к входу второго элемента НЕ, выходкоторого

подключен к вторым входам первых элементов И первого и третьего разр дов.

На чертеже приведена электрическа  схема счетчика импульсов в l-коде Фибоначчи .

Счетчик импульсов в коде Фибоначчи содержит JK-триггеры 1.1-1.3. элементы ИЛИ-НЕ 2.1-2.3, 3 и 4, элементы И 5, 6, 7.1-7,3 и 8.1-8.3, элемент ИЛИ 9, элементы НЕ 10 и 11, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 12 и 13, D-триггер 14, элемент 15 задержки .

Вых. 1-3  вл ютс  информационными выходами счетчика и подключены к пр мым выходам JK-триггеров 1.1-1.3. Вых. 4  вл етс  выходом переноса и подключен к выходу элемента ИЛИ-НЕ 3. Вых. 5  вл етс  управл ющим и подключен к инверсному выходу JK-триггера 1.1. Вых. 6  вл етс  первым выходом контрол  и подключен к выходу элемента ИЛИ-НЕ 4. Вых. 7  вл етс  вторым выходом контрол  и подключен к выходу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 13, к входу элемента НЕ 11 и к второму входу элемента И 7.2. Вх. 8  вл етс  счетным входом и подключен к синхровходам JK-триггеров 1.1-1.3 и D-триггера 14. Вх. 9  вл етс  входом сброса и подключен к первым входам элементов ИЛИ-НЕ 2.1-2.3 и R-входу D-триггера 14. Вх. 10  вл етс  входом управлени  и подключен к входу элемента НЕ 10, третьему J- и первому К-входу J К-тригге- ра1.3.

Пр мой выход JK-триггера 1.1 подключен к второму J-входу JK-триггера 1.2, к третьему К-входу JK-триггера 1.3, к первым входам элементов И 5 и ИСКЛЮЧАЮЩЕЕ ИЛИ 12 и второму входу элемента И 8,1. Инверсный выход JK-триггера 1.1 подключен к второму К-входу JK-триггера 1.2 и к первому J-входу JK-триггера 1.3. Пр мой выход JK-триггера 1.2 подключен к второму J-входу JK-триггера 1.3, к вторым входам элементов И 6 и 8.2 и к первому входу элемента И 8.1. Инверсный выход JK-триггера 1.2 подключен к второму К-входу JK-триггера 1.3 и J- и К-входам JK-триггера 1.1.

Пр мой выход JK-триггера 1.3 подключен к вторым входам элементов И 5, 8.3. элемента ИСКЛЮЧАЮЩЕЕ ИЛ И 12 и к первому входу элемента И 8.2. Инверсный выход JK-триггера 1.3 подключен к первым и третьим J- и К-входам JK-триггера 1.2. Выход элемента НЕ 10 подключен к первым входам элементов И б и 8.3. Выходы элементов И 5 и 6 подключены к соответствующим входам элемента ИЛИ-НЕ 3 Выходы элементов ИЛИ-НЕ 2.1-2.3 подключены к R- входу соответствующего JK-триггера 1.1- 1.3.

Выходы элементов И 7.1-7.3 подключе- 5 ны к вторым входам соответствующих элементов ИЛИ-НЕ 2.1-2.3. Выход элемента И 8.1 подключен к первому входу элемента И 7.1, к первому входу элемента ИЛИ 9 и к третьему входу элемента ИЛИ-НЕ 4. Выход

0 элемента ИЛИ 9 подключен к первому входу элемента И 7.2, второй вход которого подключен к выходу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 13. Выход элемента НЕ 11 подключен к вторым входам элементов И 7.1

5 и 7.3. Выход элемента И 8.2 подключен к второму входу элемента ИЛИ 9 и элемента ИЛ И-НЕ 4 и к первому входу элемента И 7.3. Выход элемента И 8.3 соединен с первым входом элемента ИЛИ-НЕ 4. Выход элемен0 та ИСКЛЮЧАЮЩЕЕ ИЛИ 12 подключен к информационному входу D-триггера 14 и к входу элемента 15 задержки, выход которого подключен к второму входу элемента ИС- КЛЮЧАЮЩЕЕ ИЛИ 13, первый вход

5 которого соединен с инверсным выходом D-триггера 14.

Триггеры 1 выполнены на элементах 155ТВ1, элементы И 5-8 выполнены на 155ЛИ1, элементы НЕ 10 и 11 -на 155ЛН1,

0 триггер 14 - на 155ТМ2, элемент 15 задержки - на 155АП, элементы ИЛИ-НЕ 2 и 3 - на 155ЛЕ1, элемент ИЛИ-НЕ 4 выполнен на SN7427N, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 12 и 13 выполнены на 155ЛП5.

5 Устройство работает следующим образом .

Счетчик импульсов в l-коде Фибоначчи представл ет собой трехразр дный счетчик с весами разр дов 1, 2, 3 с возможностью

0 расширени  разр дности последовательным подключением трехразр дных модулей , В этом случае можно строить счетчик с

весами разр дов 1,2,3,5, 8, (h), где

i(h) - h-e число Фибоначчи, определ емое

5 известным соотношением

pi(h) pi(h -1) + pi (h -2). При подсчете числа импульсов работа устройства аналогична работе прототипа. Содержимое счетчика с поступлением каж0 дого синхроимпульса увеличиваетс  на единицу согласно таблице переходов.

Содержимое разр дов счетчика в каждый момент времени соответствует представлению натуральных чисел от 1 до

5 четырех, включа  нулевые состо ни . Натуральные числа представлены в минимальной форме l-кода Фибоначчи.

В отличие от прототипа в предлагаемом устройстве возможно обнаружение ошибок

типа переходов и части ошибок типа переходов 1 - 0.

Обнаружение ошибок, вызванных ложными переходами , основано на проверке соответстви  к минимальной форме кода, записанного в счетчик в каждый момент времени, на элементах И 8.1-8.3. Выходы этих элементов соединены с входами элемента ИЛИ-НЕ 4, на выходе которого формируетс  сигнал ошибки счета. Обнаружение ошибок типа , не вызванных нарушением минимальной формы, и ошибки типа 1 , обнаруживаютс  посредством контрол  на четность кода, записанного в счетчик. Контроль на четность осуществл етс  на элементах ИСКЛЮЧАЮЩЕЕ ИЛИ 12 и 13, триггере 14, элементе 15 задержки. Элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 12 и триггер 14 образуют схему прогнозировани  четности. В предыдущий момент времени , если в счетчике записано четное число, на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 12 присутствует единичный сигнал , и с приходом синхросигнала по счетному входу в следующий момент времени значение четности записываетс  в триггер 14. В этот же момент времени на элементе ИСКЛЮЧАЮЩЕЕ ИЛИ 12 формируетс  сигнал четности, соответствующий состо нию разр дов счетчика в момент времени Т+1. Сигнал четности, соответствующий коду в момент времени Т с инверсного выхода триггера 14, сравниваетс  с сигналом четности в момент времени Т+1 на элементе ИСКЛЮЧАЮЩЕЕ ИЛИ 13. При совпадении этих значений на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 13 имеем единичный сигнал, который свидетельствует о сохранении четности кода. При правильном фунционировании устройства за все врем  его работы на вых. 7 контрол  присутствует единичный сигнал, а на вых. б контрол  единичный сигнал свидетельствует о том, что минимальна  форма кода чисел не нарушена .

Рассмотрим следующих три случа .

Нарушение минимальной формы и четности числа. Нарушение минимальной формы указывает группу из двух разр дов, где произошла ошибка. Поскольку из двух разр дов один  вл етс  разр дом с четным, а другой с нечетным весом и с учетом того, что информаци  о четности чисел содержитс  в разр дах с нечетным весом, то при одновременном нарушении минимальной формы и четности ошибочным считаетс  разр д с нечетным весом.

Допустим, что в момент времени Т в счетчике был записан код 001. В следующий

момент Т+1 должен быть записан код 010. Однако из-за помех и сбо  в счетчик записалс  код 011. Первый код соответствует нечетному числу, а второй код также соответствует нечетному числу. Однако, так как в следующий момент Т+1 в счетчик должно записатьс  четное число, то имеет место нарушение четности числа. Таким образом одновременно нарушены минимальна 

0 форма и четность. В этом случае единичные сигналы с пр мых выходов JK-триг геров 1.1 и 1.2 поступают на входы элемента И 8.1, на выходе которого имеем единичный сигнал, поступающий на вход элемента И 7.1. На

5 другом входе этого элемента присутствует также единичный сигнал с выхода элемента НЕ 11. На входе этого элемента присутствует нулевой сигнал, обусловленный тем, что на входах элемента ИСКЛЮЧАЮЩЕЕ ИЛИ

0 13 в момент времени Т+1 по в тс  разнопо- л рные сигналы, свидетельствующие о нарушении четности числа. Таким образом единичный сигнал с выхода элемента И 7.1 через элемент ИЛИ-НЕ 2.1 установит JK5 триггер 1.1 в нулевое состо ние по его R- входу. Скорректированный код имеет вид 010.

В другом примере возможен переход кода 010 в ошибочный код 110. Этот пример

0 относитс  к второму случаю.

Нарушение минимальной формы, четность числа сохран етс . В указанном примере ошибочного перехода после четного числа в счетчик в момент времени Т+1 запи5 салось нечетное число, следовательно, четность числа не нарушена. Однако код числа не удовлетвор ет минимальную форму. Если предположить, что в устройстве имеют место только однократные ошибки, то если

0 четность не нарушена, то делаетс  заключение , что ошибка имеет место в разр де с четным весом, При нарушении минимальной формы ошибочный разр д с четным весом находитс  в группе разр дов, не

5 удовлетвор ющих минимальную форму. Так как четность не нарушена, то на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 13 присутствует единичный сигнал, который поступает на вход элемента И 7.2. Элементы И 7.1 и 7.3

0 блокированы нулевым сигналом элемента НЕ 11. Единичные сигналы с выходов JK- триггеров 1.1, 1.2 и 1.3 поступают на входы элемента И 8.2. Единичный сигнал с выхода элемента 8.2 через элементы ИЛИ 9 посту5 лает на вход элемента И 7.2, на другом входе которого также присутствует единичный сигнал. Единичный сигнал с выхода элемента И 7.2 через элемент ИЛИ-НЕ 2.2 установит в нулевое состо ние JK-триггер 1.2 по его R-входу.

Таким образом получаем скорректированный код 100.

Нарушение четности числа, соответствие кода к минимальной форме, В этом случае коррекци  ошибок невозможна. Например, если в момент времени Т в счетчик был записан код 010, в следующий момент Т+1 должен быть записан код 100. Однако из-за помех записалс  код 101, Как видно из примера, полученный код соответствует минимальной форме, однако нарушена четность, так как в момент времени Т код, записанный в счетчик, соответствовал четному чис/fy. Таким образом, коррекци  ошибок возможна только при нарушении минимальной формы кода и в зависимости от того, имеет место нарушение четности или нет, осуществл етс  коррекци  ошибок в разр дах с четным или нечетным весами.

Таким образом, введением контрол  по признаку минимальной формы и одновременно контрол  на четность чисел возможна коррекци  ошибок счета в разр дах с нечетными весами и четными весами. Кроме того, благодар  контролю на четность увеличиваетс  ошибкообнаружительна  способность за счет обнаружени  переходов 1 и части необнаруживаемых переходов типа 0 - 1, не вызывающих нарушени  минимальной формы.

Claims (1)

1. Формула изобретени  Счетчик импульсов в коде Фибоначчи, содержащий JK-триггеры в каждом из трех разр дов, первый и второй элементы И, элемент ИЛИ-НЕ и элемент НЕ, причем пр мые выходы JK-триггеров  вл ютс  информационными выходами счетчика, пр мой выход JK-триггера первого разр да подключен к второму J-входу JK-триггера второго разр да, к третьему К-входу JK- триггера третьего разр да и к первому входу первого элемента И, инверсный выход JK- триггера первого разр да подключен к второму К-входу JK-триггера второго разр да, к первому J-входу JK-триггера третьего разр да и  вл етс  управл ющим выходом устройства , пр мой выход JK-триггера второго разр да подключен к второму J-входу JK- триггера третьего разр да и к второму входу второго элемента И, инверсный выход JK- триггера второго разр да подключен к второму К-входу JK-триггера третьего разр да и к J- и К-входам JK-триггера первого разр да , пр мой выход JK-триггера третьего разр да подключен к второму входу первого элемента И, инверсный выход JK-триггера третьего разр да подключен к первым и третьим J- и К-входам JK-триггера второго

   разр да, счетный вход устройства подключен к синхровходам JK-триггеров, управл ющий вход устройства подключен к третьему J-входу и первому К-входу J К-триг- гера третьего разр да, к входу первого элемента НЕ, выход которого подключен к первому входу второго элемента И, выходы первого и второго элементов И подключены к входам элемента ИЛИ-НЕ, выход которо0 го  вл етс  выходом переноса устройства, отличающийс  тем, что, с целью повышени  достоверности функционировани  за счет исправлени  некоторых ошибок, в него дополнительно введены первый и

   5 второй элементы ИСКЛЮЧАЮЩЕЕ ИЛИ. D- триггер, элемент задержки, второй элемент НЕ, второй элемент ИЛИ-НЕ, а в каждый разр д дополнительно введены элемент ИЛИ-НЕ, первый и второй элементы И, во

   0 второй разр д, кроме того, введен элемент ИЛИ, в каждом разр де вход сброса устройства подключен к первому входу элемента ИЛИ-НЕ, второй вход которого подключен к выходу первого элемента И, а выход зле5 мента ИЛИ-НЕ подключен к R-входу соответствующего JK-триггера разр да, пр мой выход JK-триггера первого разр да подключен к первому входу первого элемента ИСК- ЛЮЧАЮЩЕЕ ИЛИ и к второму входу

   0 элемента И первого разр да, выход которого подключен к первому входу первого элемента И первого разр да, к первому входу элемента ИЛИ второго разр да и к третьему входу второго элемента ИЛИ-НЕ. пр мой

   5 выход J К-триггера второго разр да подключен к первому входу второго элемента И первого разр да, к второму входу второго элемента И второго разр да, выход которого подключен к второму входу второго эле0 мента ИЛИ-НЕ, к первому входу первого элемента И третьего разр да и к второму входу элемента ИЛИ второго разр да, выход которого подключен к первому входу первого элемента И второго разр да, пр 5 мой выход JK-триггера третьего разр да подключен к второму входу первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ. первому входу второго элемента И второго разр да и к второму входу второго элемента И третьего

   0 разр да, первый вход которого подключен к выходу первого элемента НЕ, а выход - к первому входу второго элемента ИЛИ-НЕ, выход которого  вл етс  первым выходом контрол  устройства, выход первого эле5 мента ИСКЛЮЧАЮЩЕЕ ИЛИ подключен к входу элемента задержки и к D-входу D- триггера, R- и С-входы которого подключены соответственно к входу сброса и счетному входу устройства, инверсный выход D-триг- гера и выход элемента задержки подключе11173246412

   ны соответственно к первому и второму вхо-второму входу первого элемента И второго

   дам второго элемента ИСКЛЮЧАЮЩЕЕразр да и к входу элемента НЕ, выход котоИЛИ , выход которого  вл етс  вторым вы-рого подключен к вторым входам первых

   ходом контрол  устройства и подключен кэлементов И первого и третьего разр дов.