SU1711165A1 - Устройство дл параллельного счета количества единиц в двоичном п-разр дном коде - Google Patents

Abstract

Изобретение откоситсй к вычислительной технике и может быть использовано в системах контрол  цифровой информации. Целью изобретени   вл етс  повышение достоверности счета. Устройство содержит входной регистр 1,. триггер 2, блок 3 Суммировани , выходной регистр 4. сумматор 5, блок 6 сравнени , информационные 7 и так: товый 8 входы, вход 9 сброса, контрольный 10 м информационные 11 выходы устройства . Блок 3 суммировани  содержит сумматоры З.К. 3 й .

Description

Изобретение относитс  к вычислитель ной технике и может быть использовано в системах контрол  цифровой информации.

Целью изобретени   вл етс  повышение достоверности счета.I

На фиг.1 представлен структурна  схема устройства дл  п 8; на фиг.2 - временные диаграммы сигналов; на фиг.З - пример выполнени  блока сравнени .

Устройство содержит входной регистр 1, триггер 2. блок 3 суммировани , выходной регистр 4, сумматор 5, блок 6 сравнени , информационные 7 и тактовый 8 входы, вход 9 сброса, контрольный 10 и информационные 11 выходы. Блок 3 суммировани  содержит сумматоры З.К, соединенные соответствующим образом.

Устройство работает следующим образом .

В начальный момент времени на вход 9 сброса устройства поступает импульс, сбрасывающий триггер 2 в нулевое состо ние. На вход 8 устройства поступают синхроимпульсы СИ, тактирующие работу устройс  ва. Под действием этих импульсов,

приход щих на счетный вход триггера Т-ти- па, на его инверсном выходе формируетс  сигнал L, показанный на фиг.2. На входы 7 устройства поступают разр ды двоичного числа А. Это число ларзфазным кодом записываетс  во входной регистр 1 по заднему фронту синхросигналов СИ. При этом на вход режима входного регистра 1 подаетс  с инверсного выхода триггера 2 единичный уровень сигнала L, разрешающий прием кода .

Входной регистр 1 имеет 2п разр дов дл  хранени  парафазного кода л-разр д- ного числа, причем инверсный вход(2}-1)-го и пр мой вход 2)-го разр дов этого регистра объединены между собой и  вл ютс  j-м входом входного регистра 1., j-м выходом которого  вл етс  выход 2j-ro разр да , ГгГ

В результате записи парафазного кода во входной регистр 1 на его выходах по вл етс  пр мой код двоичного числа А. Этот код поступает на входы А и В сумматоров 3.1-3.4 первой группы блока 3 суммировани . Сигнал суммы каждого предыдущего

О СП

сумматора З.К группы поступает дл  сложени  на вход переноса Ро последующего сумматора З.К+1 группы. На входы переноса первых сумматоров каждой группы поступает нулевой уровень. Выходы переноса сумматоров З.К предыдущей группы поступают на входы А и В сумматоров З.К последующей группы, в которой также сигнал суммы каждого предыдущего сумматора З.К подеетс  на вход переноса последую- щего сумматора З.К+1. При этом с выходов суммы последних сумматоров З.К первой, второй и т.д. групп снимаютс  соответственно первый (младший), второй и т.д. (по количеству групп) разр ды двоичного кода а количества единиц числа А. Старший разр д кода а снимаетс  с выхода переноса сумматоров З.К последней группы.

Код а поступает на входы выходного регистра 4, в который записываетс  по еле- дующему заднему фронту синхроимпульсов СИ с разрешени  сигнала, инверсного L, и поступает на выходы 11 устройства. Одновременно с этим по тому же фронту синхроимпульсов СИ происходит сдвиг на одну позицию парафазного кода во входном регистре 1. (Режим сдвига обеспечиваетс  нулевым уровнем сигнала L на входе режима входного регистра 1). При этом с выходов входного регистра 1 снимаетс  инверсный код числа А и пирамидальна  схема на груп- пахсумматоров З.К подсчитывает (аналогично описанному выше) количество единиц а на инверсном коде.

Коды а и. а, равные соответственно ко- личеству единиц на пр мом и инверсном кодах числа А. поступают с выходов и входов выходного регистра 4 на группы входов первого и второго слагаемых сумматора 5. Результат г сложени  кодов а и а при пра-

вильной работе устройства должен равн тьс  разр дности числа п. Поэтому результат поступает далее на входы блока 6 сравнени , который осуществл ет сравнение результата с числом пив случае их несовпадени  формирует на контрольном выходе 10 устройства сигнал ошибки (единичный уровень).

Claims (1)

1. Формула изобретени  Устройство дл  параллельного счета количества единиц в двоичном п-разр дном коде, содержащее входной регистр, выходы которого подключены к соответствующим входам блока суммировани , выходы которого соединены с входами выходного регистра , выходы которого  вл ютс  выходами устройства, о тличающеес  тем, что, с целью повышени  достоверности счета, в него введены триггер, сумматор и блок сравнени , а входной регистр выполнен 2п-разр дным, при этом инверсные входы нечетных разр дов входного регистра объединены с пр мыми входами следующих четных разр дов и  вл ютс  информационными входами устройства, выходами входного регистра  вл ютс  выходы четных разр дов, синхровходы входного и выходного регистров и триггера объединены и  вл ютс  тактовым входом устройства, вход сброса триггера  вл етс  входом сброса устройства , пр мой и инверсный выходы триггера соединены соответственно с входом записи выходного регистра и входом режима входного регистра, первые и вторые входы сумматора подключены соответственно к выходам блока суммировани  и выходного регистра, выходы сумматора соединены с входом блока сравнени , выход которого  вл етс  контрольным выходом устройства.

   вых. эй 1.

   быхм.2

   -i

   Фиг. 2

   Фиг 3