SU1067498A1 - Устройство дл умножени в позиционной избыточной ( @ , @ )-системе счислени - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ В ПОЗИЦИОННОЙ ИЗБЫТОЧНОЙ (f, К) -СИС ТЕМЕ СЧИСЛЕНИЯ, содержащее регистр множимого, регистр множител , регистр произведени , сумматор, счетчик Циклов, счетчик тактов, блок информационной разгрузки, узел выдачи разр да, первую схему сравнени  и блок управлени , содержшций первый, второй и третий элементы И, первый элемент ИЛИ и первый, второй и третий элементы задержки, причем первые выходы регистра множимого и регистра произведени  соединены с первым и вторым информационными входами сумматора соответственно, первый информационный вход регистра произве дени  соединен с выходом сумматора, второй выход регистра произведени  соединён с информационным входом блока информационной разгрузки, выход младшего разр да регистра множител  соединен с информационным входом узла выдачи разр да, выход кото рого соединен с первым входом, первой схемы сравнени , второй вход которой подключен к выходу счетчика тактов, вход запуска устройства соединен с управл ющим входом счетчика циклов, выход признака равенства нулю которого соединен с управл ющим входом блока информационной разгрузки,вход запуска устройства через первый элемент задержки блока управлени  подключен к первому входу первого элемента ИЛИ блока управлени , выход которого через второй элемент заде)жки блока управлени  подключен к первому входу первого элемента И блока управлени , выход признака неравенства нулю счетчика циклов подключен к первому входу второго элемента И блока управлени , выход которого подключен к второму входу первого элемента ИЛИ блока управлени , выход признака равенства нулю счетчика циклов подключен к первому входу третьего элемента И блока управлени  , выход которого соединен с первым входом управлени  чтением регистра произведени , информационный выход блока информационной разгрузки соединен с вторым информационным входом регистра произведени ,выход признака окончани  разгрузки блока ин3d формационной разгрузки подключен к ходу признака окончани  работы устрой ства, отл и. чающеес  тем, 4 что, с целью повышени  быстродей стви , при t 2, где (.K-rM)j эо в устройство введены коммутатор,

Description

мента ИЛИ, выход которого подключен к входам управлени  сдвигом регистра множител  и регистра произведени  и Информационному входу счетчика циклов, выход счетчика количества буферных регистров подключен к первому информационному входу третьей схемы сравнени  и к управл ющему входу коммутатора, информационный вход которого соединен с BTOJXJM выходом регистра множимого, а выходы подключены к информационным входам буферных регистров, выходы которых соединены с информационными входами сумматора с третьего по U-ый соответственно , второй вход третьей схемы сравнени  подключен к входу эначе ни  2-1 устройства, выход первого элемента ИЛИ блока управлени  подключен к управл ющему входу второй схемы сравнени , второй выход которой подключен к второму входу первого элемента И блока управлени , выход которого соединен с первым входом второго элемента ИЛИ блока управлени , выход которого соединен с управл ющим входом узла выдачи разр да и входом третьего элемента задержки блока управлени , выход которого соединен с первым входом четвертого элемента И блока управлени  и через четвертый элемент задержки блока управлени  подключен к первым входам п того и шестого элементов И блока управлени , первый и второй выходы третьей cxcNtti сравнени  соединены с вторыми входами шестого и п того элементов И блока управлени  соответственно , выход п того элемента И блока управлени  соединен с первым входом управлени  чтением регистра множимого и через п тый элемент задержки блока управлени  подключен к информационным входам счетчика тактов и счетчика количества буферных регистров и входу шестого элемента задержки блока управлени , выход которого подключен к второму входу второго элемента ИЛИ блока управлени , второй вход четвертого элемента И блока управлени  соединен с первым выходом первой схег«л сравнени , второй выход

которой подключен к управл ющему входу третьей схемы сравнени , выход шестого элемента И блока управлени  соединен с первым входом третьего элемента ИЛИ блцра управлени  и чере седьмой элемент задержки блока управ ,Плен   подключен к первым входам четвертого и п того элементов ИЛИ блока управлени  и входу восьмого элемента задержки блока управлени , выход которого подключен к третьему входу второго элемента ИЛИ блока управлени , выход четвертого элемента И блока управлени  подключен к входу дев того элемента задержки блока управлени  и второму входу третьего элемента ИЛИ блока управлени , выход которого соединен с вторыми входами управлени  чтением регистра произведени  и регистра множимого и входами управлени  чтением буферных регистров , выход дев того элемента задержк блока управлени  соединен с входом дес того элемента задержки блока управлени  и вторым входом четвертого элемента ИЛИ блока управлени , выход которого подключен к управл ющему входу счетчика количества буферных регистров, выход дес того элемента задержки блока управлени  соединен а вторым входом элемента ИЛИ и первЕлм входом шестого элемента ИЛИ блока управлени , выход которого подключен к вторым входам второго и третьего элементов И блока управлени , второй вход шестого элемента ИЛИ блока управлени  подключен к выходу второго элемента задержки блока управлени , вход запуска устройства соединен с третьим входом четвертого элемента ИЛИ блока управлени  и первым входом седьмого элемента ИЛИ блока управлени , второй вход которого соединен с выходом дев того элемента задержки и вторым входом п того элемента ИЛИ блока управлени , выход седьмого элемента ИЛИ блока управлени  подключен к управл ющему входу счетчика тактов, выход п того элемента ИЛИ блока управлени  соединен с входами управлени  записью буферных регистров .

Изобретение относитс  к области вычислительной техники и может быть использовано при построе нии арифметических устройств ЦВМ.

Известно устройство дл  умножени  чисел с фикЬированной зап той в по иционной системе счислени , содержащее

регистры множимого и множител , регистр произведени , сумматор, блок управлени , причем выходы регистров множимого и произведени  соединены с входами сукматора, выход которого соединен с входом регистра произведени  СП . Это устройство не позвол ет выпол н ть операцию умножени  чисел с фиксированной зап той в позиционных избыточных (г, k- - системах счислени , использование которых позвол ет повышать быстродействие операционных устройств за счет исключени  перенос через несколько разр дов при суммиро вании, ввиду того, что его структура и принцип действи  не учитывают специфики представлени  в таких система счислени  чисел с фиксированной зап  той .. Наиболее близким по технической сущности к предложенному  вл етс  1устиЬйство дл  умножени  чисел в позиционной избыточной (г, k) - системе счилени , содержащее регистр множимого, регистр множител , регистр произведени , сукниатор, блок управлентл  причем информационные входы сумма:бора соединены с выходом регистра множимого и первым выходом регистра произведени , первый информационный вход которого соединен с выходом сумматора, блок информационной разгрузки, реверсивный счетчик циклов, счетчик тактов, схему сравне ни  количества тактов, узел выдачи разр да причем второй выход регистра произведени  соединен с информационным входом блока информационной разгрузки выхсщ младшего разр да регистра множител  соединен с информационным вхо дом узла выдачи разр дов, управл ющий вход которого соединен с первым выходом блока управлени , а выход соединен с первым входом схемы сравнени  количества тактов, второй вход которой соединен с выходом счетчика тактов, первый выход схемы сравнени  количества тактов соединен с управл  ющим входом регистра множимого, первым управл ющим входом регистра произведени  и первым входом блока управлени , второй выход которого соединен с управл ющим входом cyi iaTopa второй и третий управл ющие входы ре гистра произведени  соединены соответственно с третьим и четвертым выходами блока управлени , второй выхрд схемы сравнени  количества тактов со единен с управл ющим входом регистра множител , четвертым управл ющим вхо дом регистра произведени  и первым вхрдсм счетчика тактов, второй и тре тий входы которого соединены соответ ственно с п тым и шестым выходами блока управлени , седьмой выход кото рого соединен с первым входом реверсивного счетчика циклов, второй вход которого соединен с вторым выходом схемы сравнени  количества тактов, первый, второй, и третий выходы реверсивного счетчика циклов соединены соответственно с вторым и третьим входами блока управлени  и управл ющим входом блока информационной разгрузки , информационный и управл ющий выходы которого соединены соответственно с вторым инфоБмационным входом регистра произведени  и четвертым входс 1 блока управлени , п тый вход которого соединен с управл ющим входом устройства, выход индикации которого соединен с восьмым выходом блока управлени , причем блок управлени  содержит усилители-формирователи,элементы И, ИЛИ и задержки, причем вход первого усилител -формировател  соединен с п тым входом блока, а выход - с вторым, третьим, п тым, седьмым выходами блока и входом первого элемента задержки, выход которого соединен с первым входом элемента ИЛИ, выход которого соединен с -первым выходом блока, и входом второго элемента задержки, выход которого соединен с первыми входами первого, второго и третьего элементов- И, вторые входы которых соединены соответственно с 1первым, вторым и третьим выходами блока, выход первого элемента И соединен с шестым выходом блока и че рез третий элемент задержки - с вторым входом элемента ИЛИ, третий вхрд которого соединен с выходом второго элемента И, выход третьего элемента И соединен с четвертым выходом блока, четвертый вход которого соединен с входом второго усилител -формировател , выход которого соединен с восьмым выходом блока С21. Недостатком этого устройства  вл етс  невысокое быстродействие: при получении сумм частичных произведений выполн етс  суммииование только двух операндов-регистров множимого и произведени . Пусть .в разр де множител  на некотором л. -том такте выполнени  операции умножени  записана цифра dl. 2. Это значит, что дл  получени  частичного произведени  на этом такте Нсшо просуммировать содержимое регистра множимого с содержимым регистра произведени  последовательно оСд, раз. Цель изобретени  - повыпение быстродействи . Поставленна  цель достигаетс  . тем, что в устройство дл  умножени  в позиционной избыточной ( rj К)системе счислени , содержащее регистр множимого, регистр множител , регистр произведени , сумматор, счетчик циклов , счетчик тактов, блок информационной разгрузки, узел выдачи разр да , первую схему сравнени  и блрк управлени , содержащий первый, второй и третий элементы И, первый элемент ИЛИ и первый, второй и третий элементы задержки, причем первые выходы регистра множимого и регистра произведени  соединены с первым и

вторым информационными входами сумматора соответственно, первьлй информационный вход регистра произведени  еоешинен с выходом сумматора, второй выход регистра произведени  соединен с информационным входом блока информационной раггрузки, выход младшего разр да регистра множител  соединен с информационным входом узла выдачи разр да, выход которого соединен с первым входом первой схемы сравнени  второй вход которой подключен к выходу счетчика тактов, вход запуска устройства соединен с управл ющим входом счетчика циклов, выход приз нака равенства нулю которого соединен с управл ющим входом блока информационной разгрузки, вход запуска устройства через первый элемент задержки блока управлени  подключен к первому входу первого элемента ИЛИ блока управлени , выход которого через второй элемент задержки блока управле- ни  подключен к первому входу первого элемента И блока управлени , выход признака неравенства нулю счетчика диклов подключен к первому ,входу второго элемента И блока управлени , выход которого подключен к второму входу первого элемента ИЛИ блока управлени , выход признака равенства нулю счетчика циклов подключен к входу третьего элемента И блока Управлени , выход которого соединен с первым входом управлени  чтениемрегистра произведени , информационный выход блока информационной разгрузки соединен с вторым информационным входом регистра произведени  выход признака окончани  разгрузки блока информационной разгрузки подключен к выходу признака окончани  работы устройства,введены коммутатор ( 12-2) буферных регистров, втора  и треть  схемы сравнени , элемент ИЛИ, счетчик количества буферных регистров , а в блок управлени  введены шесть элементов ИЛИ, три элемента И и семь элементов задержки, причем выход младшего разр да регистра множител  подключён к первому информационному входу второй схемы сравнени , второй информационный вход которой подключен ко входу значени  О устройства , а первый вход соединен с первым входом элемента ИЛИ, выход которого подключен к входам управлени  сдвигом регистра множител  и регистра произведени  и информационному входу счетчика циклов, выход счетчика количества буферных регистров подключен к первому информационному входу третьей схемы сравнени  и к управл ющему входу коммутатора, информационный вход которого соединен -с вторым выходом регистра множимого, а выходы подключены к информационным входам

буферных регистров, выходы которых соединены с информационными входами сумматора с третьего по -ый соответственно , второй вход третьей схемл сравнени  подключен к входу значени  &-1 устройства, выход первого элемента ИЛИ блока управлени  подключен к управл ющему входу вторйй схемы сравнени , второй выход которой подключен к второму входу первого элемента И блока управлени , выход которого соединен с первым входом второго элемента ИЛИ блока управлени , выход которого соединен с управл ющим входом узла выдачи разр да и .. входом третьего .элемента задержки блока управлени , выход которого соединен с первым входом четвертого элемента И блока управлени  и через четвертый элемент задержки блока управлени  подключен к первым входам п того и шестого элементов И блока управлени , первый и второй выходы третьей схема сравнени  соединены с вторыми входами шестого и п того элементов И блока управлени  соответственно , выход п того элемента И блока управлени  соединен с первым входом управлени  чтением регистра множимог и через п тый элемент задержки блока управлени  подключен к информационным входам счетчика тактов и счетчика количества буферных регистров и входу шестого элемента задержки блока управлени , выход которого подключен к второму входу второго элемента ИЛИ блока управлени , второй вход четвертого элемента И блока управлени  соединен с первым выходом первой схемы сравнени , второй выход которо подключен к управл ющему входу третьей схемы сравнени , выход шестого элемента И блока управлени  соединен с первым входом третьего элемента ИОД блока управлени  и через седьмой элемент задержки блока управлени  подключен к первым входам четвертого и п того элементов ИЛИ блока управлени  и входу восьмого элемента задержки блока управлени , выход которого подключен к третьему входу второго элемента ИЛИ блока управлени  , выход четвертого элемента И блока управлени  подключен к входу дев того элемента задержки блока управлени  и второму входу третьего элемента ИЛИ блока управлени , выход которого соединен с вторыми входами управлени  чтением регистра пронэведени  и регистра множимого и входами управлени  чтением буферных регистров , выход дев того элемента задержки блока управлени  соединен с входом дес того элемента задержки блока управлени  и входом четвертого элемента ИЛИ блока управлени , выход которого подключен к управл ющему

входу-счетчика количества буферных регистров, выход дес того элемента задержки блока управлени  соединен с вторым входом элемента ИЛИ и первым входом шестого элемента ИЛИ блок управлени , выход которого подключен к вторым входам второго и третьего элементов И блока управлени , второй вход шестого элемента ИЛИ блока управлени  подключен к вых.сщу второго элемента задержки блока управлени , вход запуска устройства соединеи с третьим входом четвертого элемента ИЛИ блока управлени  и первым входом седьмого элемента ИЛИ блока управлени , второй вход котороге соединен с выходом дев того элемента задержки и вторым входсш п того элемента ИЛИ блока управлени  выход седыиюго элемента ИЛИ блока управлени  подключен к управл ющему входу счетчика тактов, выход п того элемента ИЛИ блока управлени  соединен с входами управлени  записью буферных регистров.

На фиг.1 показана схема устройстза дл  умножени  в позиционной избыточной (г. it) - системе счислени ; на фиг.2 - схема блока управлени ; на фиг.3 - схема блока информационной разгрузки; на фиг.4 - схема узла анализа блока информационной разгрузки/ на фиг.5 - схема узла местного упргшлени  блока информаци онной разгрузки.

Устройство содержит реверсивный счетчик циклов 1, блок информацион- ной разгрузки 2, блок управлени  3, регистр произведени  4,.сумматор 5, Ч1-2 V буферных регистров 3 ко|««утато)р 7, регистр мноч«мого 8, узел 9 выдачи разр да, счетчик 10 количества буферных регистров,схему сравнени  11, регистр множител  12, схему сравнени  13, схему сравнени  14, счетчик тактов 15, элемент ИЛИ 16, канал 17, соедин ющий управл юои1й выход бл;ока информационной разгрузки 2 с первым ВХОДСЯ4 блока управлени  3, каналы 18 и 19, соедин ющие выходы признаков равенства и неравенства нулю счетчика циклов 1 с вторым и третьим входом блока управлени  3, канал 20, соедин ющий первый выход блока управлени  3 с управл ющим ВХОДСХ4 счетчика циклов 1, кангш 21, соедин ющий второй выход блока управлени  3 с входом управлени  чтением регистра прсжзведени  4, каналы 22, соедин ющие третий выход бло:ка управлени  3 с входами управлени  чтеиием регистра произведени  4, регистра множимого 8 и регистров 6, канал 23, соедин ющий четвертый выход блока управлени  3 с входом управлени  чтением регистра множимого 8,каналы 24, соедив юцие п тый выход блока управлени  3 с входами управлени  записью регистров 6, канал 25, соедин ющий шестой выход блока управлени  3 с управл к цим входом узла 9, канал 26, соедин ющий седьмой выход блока управлени  3 с управл ющим входом счетчика 10, канал 27, соедин ющий восьмой выход блока управлени  3 с информационным входсм счетчика 10, канал 28, соедин ющий дев тый выход блока управлени  3 с управл ющим входом схеьсл сравнени  13, каналы 29 и 30, соедин ющие соответственно дес тый и одиннсщцатый выходы блока управлени  с управл ющими и информационным входами счетчика тактов 15, канал 31, соедин ющий двенадцатый, выход блока управлени  3 с первым входом элемента ИЛИ 16, каналы 32 и 33, соедин кедие выходы схекы сравнени  11 соответственно с четвертым и п тым входами блока управлени  3, канал 34, соедин ющий выход схемл сравнени  13 с шестым входом блока управлени  3, канал 35, соедин ющий выход схемы сравнени  14 с седьмы входом блока управлени  3, кангш 36, соедин ющий первый выход регистра произведени  4 с информационн1 М входом блока информационной разгрузки 2, каналы 37-39, соедин ющие выход элемента ИЛИ 16 соответственно с информационным входом счетчика 1, с входом управлени  сдвигом регистра произведени  4, с входом управлени  сдвигом регистра множител  12, канал 40, соедин ющий выход приз нака равенства нулю счетчика 1 с управл ющим входом блока информационной разгрузки 2, канал 41, сое:дин ющий выход сумматора 5 с первым информационным входом регистра произведени  4, канал 42, соедин ющий информационный выход блока 2 с вторым информационным входом регистра произведени  4, канал 43, соедин ющий выход регистра 4 с информационным входом сумматора 5, каналы 44, соедин ющие выходы (I -2) регистров 6 с информационными входами сумматора 5, канал 45, соедин ющий выход регистра MHOiiotMoro 8 с информационным входом сумматора 5, каналы 46, соедин ющие выходы коммутатора 7 с информационными входами регистров 6, канал 47, .соедин ющий выход регистра 8 с информгщионным входом коммутатора 7, Iканал 48, соедин ющий выход счетчика 10 с управл ющим входом кс  мута- тора 7, каналы 49 и 50, соедин ющие вь1ход последнего разр да регистра множител  12 соответственно с информационным входом узла 9 и первым информационным входом схемы сравнени  13, канал 51, соедин ющий второй вход схемы сравнени  13 с входом зна чиИИ  О, канал 52, соедин ющий вы ход cxeMw сравнени  13 с вторым вхо дом элемента ИЛИ 16, канал 53, соедин ющий выход узла 9 с первым входом схемы сравнени  14, канал 54, соедин ющий выход счетчика тактов 1 с вторым входом схемы сравнени  14, канал 55, соедин ющий выход схемы сравнени  14 с управл ющим входом схемы сравнени  11, канал 56, соеди н ющий выход счетчика 10 с первым информационным входом схемы сравнени  11, канал 57, соедин ющий второ информационный вход схемы сравнени  11 с входом значени  -1, вход 58 запуска устройства, 59 устройства . признака окончани  работы. Регистры б, регистр множимого 8, регистр множител  12, а также сумма тор 5 имеют по и, k-ичны-х разр дов, регистр произведени  4-2и k-ичных разр дов. Счетчик 15 содержит L двоичных разр дов, счетчик 1 JQctjjCe-Ot- двоичных разр дов, счетчик 1 ) двоичных разр дов. Блок управлени  3 (фиг.2) содержит элементы задержки 60-69, элемен ты ИЛИ 70-76, элементы И 77-82. Блок информационной разгрузки 2 (фиг.З) содержит узел 83 местного управлени , узел анализа. 84, счетчи 85 номера разр да информационной разгрузки, счетчик 86, накапливающи одноразр дный сумматор 87 по модулю К, узел 88 выдачи, схему сравнени  89, регистр 90 информационной разгрузки , коммутатора 91, 92, щину 93 значени  Узел анализа 84 блока 2 (фиг.4) содержит схему сравнени  94, схему сравнени  95, элементы И 96, ИЛИ 97 И 98, И 99, схему сравнени  100, 101, элементы ИЛИ 102, 103, шину 104 значени  О, ишну 105 значени  К - 1 - г, шину 106 значени  1, входы 107-111, выходы 112-115. Узел 83 местного управлени  блока 2 (фиг.5) содержит элементы ИЛИ 116 задержки 117, 118, И 119, Задержки 120, И 121, задержки 122, И 123, задержки 124, 125, входы 126-129, выходы i30-134. Устройство работает следующим образом . В исходном состо нии в регистре множител  12 находитс  k-ичный код множител , в регистре 8 - k-ичньгй код множимого. Регистр 4, регистры 6 наход тс  в нулевом состо нии .гСчет чик тактов 15 и счетчик 10 установлены в состо нии 1 сигналами, поступающими с блока управлени  3 по ка налам 29 и 26 соответственно. Под действием управл ющего сигнала, поступающего с блока управлени  3 по каналу 20, в реверсивный счетчик циклов 1 записываетс , число Работа устройства начинаетс  с момента поступлени  управл ющего сигнала по входу 58 устройства. Процесс умножени  двух п -разр дных чисел, представленных k-ичными кодами в избыточной (г, k) - системе счислени , в общем случае состоит из собственно операции умножени  этих чисел и коррекции результата, св занной с выполнением операции информационной разгрузки. Собственно операций умножени  выполн етс  из п циклов. В каждом очередном цикле множимое умножаетс  на соответствующий i-й (1 ,, tT) разр д множител . Цикл с номером 1 начинаетс  с, момента поступлени  управл ющего сигнала по каналу 28 с блока управлени  3 на схему сравнени  13, По этому импульсу происходит сравнение последнего разр да регистра множител  12 со значением О. Значение О поступает на схему сравнени  13 по каналу 51, а последний разр д регистра множител  поступает на схему сравнени  13 по каналу 50. Если значение последнего разр да регистра множител  в данном -ом цикле равно нулю, то сигнал с выхода схемы сравнени  13по каналу 52 поступает на элемент ИЛИ 16, с выхода которого сигнал поступает на вхрды управлени  сдвигом регистра множител  12 и регистра произведени  4, а также на информационный вход реверсивного счетчика циклов 1. Под действием этого сигналу происходит СДВИГ вправо на один к- ичный разр д содержимого регистров 12, 14и уменьшение на единицу содержимого счетчика циклов 1, Выполнение i-ro цикла собственно операци  умиожени  в этом случае заканчиваетс . При выполнении циклов с номерами с первого по (n-) -и значение счетчика 1 не становитс  равным НУ.ЛЮ после их окончани . В этом случае со счетчика 1 по каналу 19 в блок управлени  3 поступает сигнал, под действием которого выполн етс  следующий цикл собственно операции умножени . Если значение последнего разр да регистра множител  12 ие равно нулю, то сигнал об этом по каналу 34 поступает на вход блока управлени  3, с шестого выхода которого по каналу 25 поступает сигнал на управл ющий вход узла выдачи разр да 9. Происходит сравнение последнего разр да регистра множител  с текущим значением счетчика тактов 15. Последний разр д регистра множител  12 поступает через узел 9 на схему сравнени  14 по каналу 53, а значение счетчика 15 поступает на схему сравнени  14 по каналу 54. При неравенстве кодов, поступающих на входы схемы сравнени  14, сигнал по каналу 55 поступает с выхода схемы сравнени  14 на управл ющий вход схемы сравнени  11 и происходит сравнение текущего значени  счетчика 10 с посто нным значением t-1. Значение счетчика 10 и посто нное значение J-1 поступают |На входы схемы сравнени  11 соответственно по каналам 56 и 27. При неравенстве этих значений, .сигнал с выхода схемы сравнени  11 по каналу 32 поступает на четвертый вход блока управлени  3. С четверто го выхода блока 3 поступает управл ющий сигнал по каналу 23, под действием которого осуществл етс  через коммутатор 7 перепись содержимого регистра 8 в свободный регистр 6, номер которого находитс  в счетчике 10. Выход счетчика 10 по каналу 48 .поступает на управл ющий вход коммутатора 7. Значение регистра множимог 8 по каналу 47 поступает на коммутатор 7 и по одному из каналов 46 - в свободный регистр 6. После окончани  формировани  кода в свободном регист ре 6 блок управлени  3 выдает управл ющие сигналы, поступан цие по каналам 27 и 30 соответственно на входы счетчика 1.0 и счетчика 15 .Происходит увеличение на единицу содержимого этух счетчиков и заканчиваетс  очередной такт выполнени  собственно операции умножени . Следующий хакт начинаетс  под действием управл квде го импульса, поступающего по каналу 25 на управл ющий вход узла выдачи разр да 9. Если текущее значение счетчика 10 pciBHo , то с выхода схемы сравнени  11 по каналу 33 сигнал поступает на п тый вход блока управлени  3. С третьего выхода блока 3 поступа ет управл ющий сигнал по кангшу 22 на управл ющие входы регистра множимого 8, регистров 6, регистра произведени  4. Под действием этого сигнала осуществл етс  суммирование кодов указанных регистров в сумматоре 5. Результат суммировани  по каналу 41 переписываетс  в регистр произведени  4. После формировани  кода в регистре произведени  4 под действием управл ющего сигнала, поступающего сблока управлени  по каналу 26 происходит установка в 1, счетчика 101, а под действием управл ющего сиг нала, поступающего по каналу 24, про исходит установка в нулевое состо ни регистров 6. В случае равенства значени  счетчика 10 со значением й-1 увеличени  значени  на единицу содер жимого счетчика тактов 15 не происходит и продолжаетс  выполнение такта . В данном случае продолжение выподнеНи  такта npoitcxtijuiT т-лк же, как и начало нового такта при поступлении управл ющего сигнала по каналу 25 на узел выдачи разр да 9. Если в процессе выполнени  очередного такта i-го цикла работы устройства происходит равенство значени  последнего разр да регистра множител  12 со значением счетчика тактов 15, то происходит окончание выполнени  данного t -to цикла собственно операции умножени . При этом с выхода cxeNtJ сравнени  14 по каналу 35 в блок управлени  3 поступает сигнал. С третьего выхода блока 3 поступает сигнал по каналу 22, под действием которого осуществл етс  суммирование кодов регистра множимого 8, регистров 6, регистра произведени  4 в сумматоре 5. Результат суммировани  то каналу 41 переписываетс  в регистр 4. Далее под действием управл ющих сигналов, поступающих с блока управлени  3 по каналам 26 и 29, происходит установка в единичное состо  ние счетчика 10 и счетчика тактов 15, а под действием управл-ппщего сигнала, поступающего по каналу 24, осуществл етс  установка в нулевое состо ние регистров 6. После окончани  формировани  кодов исходных состо ний в счетчиках 10 и 15, а также в регистрах 6, управл ющий сиг нал с двенадцатого выхода блока управлени  3 поступает по каналу 31 на вход элемента ИЛИ 16. Сигнал с выхода элемента ИЛИ 16, как указано, вызывает переход к следующему (i 41)му циклу выполнени  собственно операции умножени . После окончани  последнего АЛ-го цикла собственно операции умножени  значение счетчика циклов 1 становитс  равным нулю. В этом случае выхода счетчика 1 по каналу 18 в блок управ лени  3 поступает сигнал, в ответ на который блок управлени  3 выдает управл ющий сигнал по каналу 21. Под действием этого сигнала код регистра произведени  4, где находитс  результат собственно умножени , по каналу 36 передаетс  в блок информационной разгрузки 2. Одновременно с передачей сигнала по каналу 18 с выхода счетчика циклов 1 по каналу 40 в блок информационной разгрузки 2 поступает сигнал, инициирующий начало коррекции кода собств.енно умножени . В блоке информационной разгрузки 2 код результата собственно умножени  анализируетс  с целью установлени  соответстви  формы представлени  результата и формы представлени  чисел с фиксированной зап той в позиционной избыточной (г, к) - системе счислени . Если соотвс тствие устанавливаетс , операци  ИНфОрМ.1 111ОНИОЙ

разгрузки над результатом собственно умножени  не выполн етс . Сигнал соответстви  из блока 2 по каналу 17 поступает в блок 3 и свидетельствует о завершении операции умножени . Результат умножени двух чисел находитс  в регистре произведени  4. Если же соответствие не устанавливаетс , то в блоке информационной разгрузки 2 над результатом собственно умножени  осуществл етс  . операци  информационной разгрузки, пока результат не будет соответствовать фор ме представлени  чисел с фиксированной зап той в позиционнЬй избыточной (г, К-), - системе счислени . Скорректированный результат умножени  с блока информационной разгрузки 2 по каналу 42 поступает в регистр произведени  4, Одновременно с блока информационной разгрузки 2 по каналу 17 в блок управлени  3 поступает сигнал об окончании операции умножени  .

Работа блока управлени  3 начинаетс  под действием входного управл  ющего сигнала, поступающего по входу 58 устройства. Этот сигйал передаетс  на канал, а также поступает ,на входы элементов ИЛИ 76, 73. С выходов элементов ИЛИ 76, 73 управл ющие импульсы передаютс  соответственно э каналы 29, 26. Через врем  t, с выхода элемента ИЛИ 70 второй управл кадий импульс поступит в канал 28. Временный интервал t элемента задержки 60 определ етс  наибольшим из времен формировани  кодов начальных условий в счетчиках 1, 10, 15, Под действием управл ющего импульса, поступающего в канал 28, происходит сравнение последнего разр да регистра множител  12 со значением О. Если значение последнего разр да регистра множител  12 равно нулю, то сигнал с выхода схемы сравнени  13 поступает по каналу 52jHa элемент ИЛИ 16. С выхода элемента ИЛИ 16 сигнал поступает на управл ющие входы регистра множител  12 и регистра произведени  4, а также на информационный вход счетчика циклов 1. Под действием этого сигнала происходит сдвиг вправо на один К-ичн1дй разр д содержимого регистров множител  12 и ; произведени  4, а также уменьшение на единицу содержимого реверсивного счетчика циклов 1.

В бло.се управлени  управл ющий сигнал проходит через элемент задержки 61 (временной интервал элемента задержки 61 равен времени формировани  кода в схеме сравнени  13), через элемент ИЛИ 75 и поступает на входы элементов И 78, 79. Если значение счетчика 1 не равно нулю, то с выхода этого счетчика на элемент

И 78 приходит разрешающий сигнал и управл кадий сигнал с выхода элемента И 78 поступает на элемент ИЛИ 70, вызыва  формирование управл ющей последовательности сигналов следующего цикла работы устройства умножени .

Если значение последнего разр да регистра множител  12 не равно нулю, то сигнал с выхода схекв  сравнени  13 по каналу 34 поступает на вход элемента И 77 и управл ющий сигнал с выхода элемента задержки 61 проходит через элемент И 77, элемент ИЛИ 71 и поступает в канал 25. Под действием этого сигнала происходит выдача последнего разр да регистра множител  12 и сравнение данного разр да со значением содержимого счетчика. 15. Временной интервги элемента задержки 62 равен времени формировани  кода в схеме сравнени  14, Если значение содержимого счетчика 15 равно последнему разр ду регистра множител  12, то с выхода схеки сравнени  14 по каналу 35 пр(1ходит разрешающий сигнал на вход элемента И 80. Управл ющий сигнал с выхода элемента задержки 62 проходит через элемент И 80 и через элемент ИЛИ 72 поступает в канал 22, Под действием этого сигнала осуществл етс  суммирование кодов регистра множимого 8, регистров 6, регистра произведени  4 в сумматоре 5, В блоке управлени  управл ющий сигнал проходит через элемент задержки 68 {временной интервал элемента задержки 67 равен времени фс мировани  кода в сумматоре 5 и поступает на эле .мент ИЛИ 74 и на элемент ИЛИ 76, 73 соответственно, С выходов элементов ИЛИ 74, 76, 73 управл кхцие сигналы поступают в каналы 24, 29, 26, В блоке управлени  управл ющий сигнал проходит через элемент згщержки 69 (временной интервал элемента задержки 69 равен наибольшему из времен формировани  кодов начальных условий в регистрах 6, счетчиках 10, 151 и поступает в канал 31. Под действием этого управл квдего сигнала происходит окончание выполнени  очередного . -го цикла устройства умножени ,

После окончани  очередного i-го (, 2, .,,, П-ly цикла работы устройства, содержимое счетчика циклов 1 не равн етс  нулю, В этом случае разрешающий сигнал по каналу 19 поступает на вход элемента И 78 и управл ющий сигнал с выхода элемента И 78 поступает на вход элемента ИЛИ 70, вызыва  фоЕШИрование улравл кщек последовательности следующего цикла работы устройства.

После окончани  последнего Я -го цикла устройства содержимое счетчика циклов 1 равн етс  нули. В этом случае разрешающий сигнал поступает по каналу 18 с выхода счетчика 1 на элемент И 79. Управл ющий сигнал с выхода элемента И 79 по каналу 21 поступает на управл ющий вход регист ра произведени  4. Под действием этого сигнала код регистра 4 передаетс  в блок информационной разгрузки 2. После окончани  работы блока 2 по каналу 17 в блок управлени  3 поступает сигнал окончани  коррекции результата. Этот сигнал поступает на выход 59 устройства. Если значение содержимого счетчика 15 не равно содержимому последнего раэр да регистра множител  12, то управл  ющий сигнал с выхода схемы, сравнени  14 ПС каналу 55 поступает на управл кщий вход схемы сравнени  11 и разрешает сравнение содержи.мого счетчика 10 с посто нным значением t-1. в блоке управлени  3 управл кшшй сигнал проходит через элемент задержки 63 (временной интервал элемента задержки 63 равеи времени формировани  кода в схеме сравнени  11) и поступает на входы элементов И 81, 82. При неравенстве кодов, посту пгиощих на входы схемы сравнени  11, разрешающий сигнал поступает по каналу 32 на вход элемента И 81 и управл ющий сигнгш проходит через элемент И 81, с выхода которого поступа ет в кансШ 23. Через временной интервал элемента задержки 64 (определ етс  временем переписки кода из регастра 8 в свободный регистр 6) уп равл ющий сигнал поступает в кангшы 27 и 30. После поступлени  управл ющего сигнала в каналы 27 и 30 через временной интервал элемента згшержки 65 (временной интервал элемента задержки 65 определ етс  наибольшим из времен формировани  кода в счетчиках 10 и 15) управл ющий сигнал поступает на вход элемента ИЛИ 71, вызыва  формирование управл ющей пос ледовательности сигналов следующего такта выполнени  операции умножени  П1ри равенстве значени  счетчиКеГ 10 «посто нного значени  1-1 раз решсцощий сигнал поступает по каналу 33 на вход элемента И 82. В этом случае управл ющий сигнал с выхода элемента задержки 63 поступает на вход элемента И 82 и проходит через него. Далее управл юсдай сигнал поступает на вход элемента ИЛИ 72, а через элемент задержки 66 на входы элементов ИЛИ 73, 74, С выходов эле ментов ИЛИ 72-74 управл ющие сигнал поступают соответственно в каналы 22i, 26, 24. Временной интервал элемента задержки 66 равен временному интервалу элемента задержки 68. Управл ющий сигнал в блоке управлени  3 проходит через элемент задержки 67 (Временной интервал элемента задержки 67 равен временному интервалу элемента задержки 691 и поступает на вход элемента ИЛИ 71, вызыва  продолжение выполнени  данного такта работы устройства. Блок информационной разгрузки 2 работает следующим образом. В исходном состо нии в регистре 90 находитс  код результата выполнени  собственно операции умножени . Счетчик 86 и накапливающий одноразр дный сумматор 87 по модулю к наход тс  в нулевом состо нии. В счетчик 85 занесен код 1. По управл ющему скгнсшу, поступающему с выхода 134 узла местного управлени  83 на схему сравнени  89, происходит сравнение п старших разр дов регистра 90 с кодом нул , поступающего на схему сравнени  89 по шине 93. Если старших разр дов регистра 90имеют нулевые значени , то с первого выхода схемы сравнени  89 на регистр 90 поступает сигнал, под действием которого код с регистра 90 передаетс  в регистр произведени  4. Этот код и  вл етс  окончательным . кодом результата выполнени  операции умножени . Одновременно с этим сигналс л по каналу 17 поступает сигнал в блок управлени  3 и свидетельствует об окончании операции умножени . . Если же n старших разр дов регистра 90 не равны нулю, этом случае с второго выхода схемы сравнени  89 на вход 129 узла 83 поступает сигнал о неравенстве кодов, поступающих на входы схемы сравнени  89. По этому сигналу из узла местного управлени  83 с выхода 133 выдаетс  управл ющий сигнал, разрешающий передачу i-ro и -го раз {р дов регистра 90 через коммутатор 91в счетчик 86 и накапливающий сумI матор 87. Номер i. -го разр да определ етс  кодом, хран щимс  в счетчике 85. Поскольку информационна  разгрузка начинаетс  с первого и второго разр дов, то начальное значение счетчика 85 равно 1. Значение счетчика 85 поступает на коммутатор 91, разр д регистра 90 с номером А. через комвлутатор 91 поступает в счетчик 8$, а разр д с номером t+1 через коммутатор 91 поступает в сумматор 87. Значени  разр дов с номерами i, i +1, хран щиес  в счетчике 86 и сукматоре 87 соответственно, анализируютс  в узлеанализа 84. При этом дл  работы блока 2 информационной разгрузки существенное значение имеют два таких случа : значение разр да с номером С равно нулю, либо значение разр да с номером +

превышает значение -l-i , значение разр да с номером 1 не равно нулю, а значение разр да с номером i+1 не превышает значение ic-l .

В первом случае дальнейша  работа блока 2 информационной разгрузки состоит в следующем. Сигнал с выхода 114 узла анализа 84 поступает на вход 126 узла местного управлени  83 Под действием этого сигнала в узле местного управлени . 83 формируетс  сигнал, который с выхода 131 поступает на вход 111 узла анализа 84. В узле 84 формируетс  сигнал, поступакадий на вход счетчика 85 и увеличивающий его значение на единицу. На этом такт работы блока 2 информацонной разгрузки заканчиваетс . Увеличение содержимого счетчика 85 на единицу означает,что в следующем так те работы блока 2 информационной разгрузки будут анализироватьс  значени  разр дов регистра 90 со сдвигом вправо на единицу.

Во втором случае дальнейша  работа блока2 информационной разгрузки зависит, во-первых, от значе.ни  кода , хран щегос  в счетчике 85. Именно если в счетчике 85 записан код 1, то в блоке 2 реализуетс  операци  информационной разгрузки. Если же код Б счетчике 85 отличен от кода 1, то в этом случае работа блока 2 информационной разгрузки определ етс  еще соотношением между значением . i -го разр да и величиной к-1-r. При их равенстве значение счетчика 85 уменьшаетс  на единицу и работа с очередными разр дами регистра 90 заканчиваетс . Если эти зкачени  не равны, то над разр дами с номерами i и /i +1 выполн етс  информационна  разгрузка.

Информационна  разгрузка выполн етс  следующим образом. Из узла анализа 84 с выхода 115 на вход 3-27 узла местного управлени  83 поступает сигнал начала разгр узки. Под действием этого сигнала в узле 83 вырабатываетс  два последовательно формируемых управл ющих сигнала . Первый управл ющий сигнал с кнхода 132 поступает на входы счетчика 86 и узел 8В соответственной Под действием этого сигнала в. счетчике 86 и накапливающем суквиаторе 87 выполн етс  операци  информационной разгрузки по рмуле

()li-l)A(.Xi44 ),

где Xi , VU - значени  t-ro, (-c+l) -го разр дов; Л - идентификатор операции конъюнкции (в данном случае означает од новременность);

у - основание используемой позиционной избыточной Ct , 1C) - систеки счислени .

Значение f на выход сумматора 87 подаетс  через узел 88. Второй управл ющий сигнал с выхода 130 узла 83 поступает на коммутатор 92. Под действием этого сигнала вновь полученные значени  л, -го и (i+lj го разр дов из счетчика 86 и сумматора 87 через коммутатор 92 передаютс  в регистр информационной разгрузки 90. На этом очередной такт работы блока 2 информационной разгрузки заканчиваетс .

При равенстве значений -го разр да и величины к -l-f в случае когда в счетчике 85 хранитс  код отличный от 1, в узле анализа 84 вырабатываетс  сигнал, который с выхода 114 передаетс  на вход 126 узла местного управлени  83. Под действием этого сигнала в узле 83формируетс  соответствующий управл ющий сигнал. Он передаетс  с выхода 131 на узел анализа 84. Под его действием в узле 84 формируетс  сигнал, который с выхода 112 поступает На вход счетчика 85 и уменьшает его значение на единицу. На этом очередной такт работы блока 2 информационной разгрузки заканчиваетс .

Следующий такт работы блока 3 информационной разгрузки начинаетс  с выработки узлом местного управлени  83 управл ющего сигнала, который с выхода 134 передаетс  на вход схеки сравнени  89. Номера разр дов , подлежащих информационной разгрузке , определ ютс  значением кода , хранимого в счетчике 85.

Блок информационной разгрузки работает до тех пор, пока Пд старших разр дов регистра 90 не будут иметь нулевых значений. Когда -н разр дов имеют нулевые значени , с первого выхода схемы сравнени  89 на регистр 90 поступает сигнал, под действием которого код с регистра 90 передаетс  в регист произведени  4. Этот код и  вл етс  окончательным кодом результата операции умножени . Одновременно с этим сигналом по каналу 17 поступает сигнал в блок управлени  3 и свидетельствует об окончании операции умножени .

Работа узла анализа 84 заключаетс  в формировании всех условий, необходимых дл  работы блока 2 информационной разгрузки. Сравнение -1 -го разр да с посто нным значением О осуществл ет схема сравнени  94. Сравнение (t +1)-го разр да с посто нным значением .n-l-i осуществл ет схема сравнени  957

В первом случае сигнал о равенстве разр да с номером i нулю. либо сигнал о том, что значение разр да с номером -t+l превышает значение к -1-г , поступают на вы ходы элемента ИЛИ 97. Сигнал с выхо да элемента ИЛИ 97 поступает на вход элемента И 98 и через элемент ИЛИ 103 этот сигнал поступает на выход 114 узла 84. Управл ющий сигнал поступает с выхода 131 узла местного управлени  83 на входы элементов И 98, 99. Так как на другом входе элемента И 98 разрешающий сигнал, то управл юишй сигнал проходит через элемент И 98 на выход 113узла 84. Во втором случае сигнал о нераве стве -t -го разр да нулю, а также сигнал о том, что значение - +1)-г разр да не превышает значение t-l-f , поступают на входы элемента И 96. На выходе элемента И 96 формулируетс  сигнал второго случа  работы блока 2 информационной разгрузки . Этот сигнал поступает на вход схемы сравнени  100 и разрешает сравнение значени  счетчика 85 и посто нного значени  1. Значени счетчика 85 поступает на вход 107 узла 84, а значение 1 поступает на вход схемы 100.по шине 106. Если значение счетчика 85 равно едини це , то сигнал с второго выхода схе мы сравнени  100 поступает на вход элемента ИЛИ 102 и на выход 115 узл 84. В блоке информационной разгрузки 2 выполн етс  операци  информационной разгрузки как указано. Если код в счетчике 85 отличен от кода 1, то сигнал с первого выхода схе мы сравнени  100 поступает на вход схемы сравнени  101 и разрешает сравнение i -го разр да С.посто нным значением |с.-1-Г . Если значение г -го разр да равно величине t-1-4 , то сигнал с первого выхо да схемы сравнени  101 поступает элемента ИЛИ 102 и на вход элемента И 99. С выхода элемента ИЛИ 103 сигнал поступает на выход 114узла 84. Управл ю11а1й сигнал пос тупает с выхода 131 узла 83 на входы элементов И 98, 99. Так как в этом случае на другом входе элемента И 99 разрешающий сигнал, то управл ющий сигнал проходит через эле мент И 99 на выход 112 узла 84. Есл значение - -го разр да не равно величине fc-1-f , то сигнгш с второго выхода схемы сравнени  101 ;ПОступает на вход элемента ИЛИ 102. С выхода элемента ИЛИ 102 сигнал по тупает на выход 115 узла 84. Работа узла 83 местного управлени  заключаетс  в выработке управл к аей последовательности сигналов, необходимых дл  работы блока 2 информационной разгрузки. После окончани  операции собственно умножени  сигнал с выхода счетчика циклов 1 поступает по каналу 40 на вход элемента ИЛИ 116 и начинает формировать управл ющую последовательность сигналов. Первый управл ющий сигнал поступает в блок информационной разгрузки с выхода 134 через врем  X после прихода сигнала по каналу 40. Врем  Cv определ етс  приемом кода из регистра произведени  4 в регистр информационной разгрузки 90 и формируетс  элементом задержки 117. Если на вход 129 приходит сигнал, то через врем  ti с выхода элемента И 119 формируетс  второй управл ющий сигнал. Врем  ti определ етс  формированием сигнала на выходе схемы сравнени  89. Временной интервгш & формирует элемент задержки 118 Второй управл ющий сигнал поступает на выход 133, проходит через элемент задержки 120 с временем задержки tn, . Это врем  определ етс  по влением сигналов узла анализа 84. Если с выхода 114 узла анализа 84 поступает сигнал на вход 126, то на выходе элемента И 121 формируетс  третий управл ющий сигнал, поступающий на выход 131. Этот же . сигкал, пройд  через элемент задержки 122, поступает на вход элемента ИЛИ 116 и вызывает формирование последовательности сигналов следующего такта работы блока информационной разгрузки. Временной интервал И, элемента задержки 122 определ етс  установлением кода в счетчике 85. Если с выхода 115 узла анализа 84 поступает сигнал на вход 127, то с выхода элемента И 123 на выход 132 поступает четвертый управл ющий сигнгш. Через временной интервал t после формировани  четвертого управ л ющего сигнала на выход 130 поступает п тый управл пкпй сигнал. Временной интервал 5 определ етс  временем выполнени  операции информационной разгрузки и формируетс  элементом зещержки 124. П тый управл ющий сигнал, пройд  через элемент задержки 125 с временем задержки t, поступает на вход элемента ИЛИ 116 и вызывает формирование управл ющей последовательности следующего такта работы блока информационной азгрузки 2. Временной интервгш t« определ етс  временем приема кода вновь образованных разр дов с номерами i и /+1 в регистр информационной разгрузки 90. Узел местного управлени  83 прекращает свою работу в том случае, если отсутствует сигнал на входе 129. В этом случае блок информационной разхтУзки 2 формирует сигнал, поступаюиий по каналу 17 в блок 3 и определ ичий оконче-ние работы блока 2. Данное устройство дл  умножени  реализует практическую возможность построени  устройства умножени  в позиционной избыточной (г, k) - сис теме счислени  на основе суммировани  без сквозного переноса опера °° . p-f«uLfeii±i i. I- к- J Эффект от использовани  данного устройства состоит в уменьшении количества суммирований при получении цифр разр дов произведени  и может быть оценен следующим образом Врем  выполнени  операции умножени (1чуцц4 при условии, что цифры от О до с-1 в каждом разр де равноверО5|тны в прототипе, равно W,{T-t. где (; - врем  суммировани  в одном разр де сумматора; ini - врем  сдвига на один разр д регистра множите . л , tnp. - врем  информационной разгрузки . Врем  выполнени  операции умножени  1(чн.г в данном устройстве равно tvMHa )4-tQ При таком подсчете, правда, не учтено, что данное устройство имее-х более сложный, а значит и менее быстродействующий сумматор, а также врем , необходимое на запись и считывание информации в буферных регистрах. Без учета указанных факторов повышение в быстродействии данного устройства составит .. , nC.ieVtu. .)-tap. t/г г„ (.t. , ir-, r Ч.... Mt..b Фиг.г

1Ю

Риг.З Р

Wtt109 .

жГд

ТП D

I

108 105

ш

т

./У«

U

105

f//

ам-

Claims (1)

1. УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ

   В ПОЗИЦИОННОЙ ИЗБЫТОЧНОЙ (f, к) -СИСТЕМЕ СЧИСЛЕНИЯ, содержащее регистр множимого, регистр множителя, регистр произведения, сумматор, счетчик Циклов, счетчик тактов, блок информационной разгрузки, узел выдачи разряда, первую схему сравнения и блок управления, содержащий первый, второй и третий элементы И, первый элемент ИЛИ и первый, второй и третий элементы задержки, причем первые выходы регистра множимого и регистра произведения соединены с первым и вторым информационными входами сумматора соответственно, первый информационный вход регистра проиэве дения соединен с выходом сумматора, второй выход регистра произведения соединён с информационным входом блока информационной разгрузки, выход младшего разряда регистра множителя соединен с информационным входом узла выдачи разряда, выход которого соединен с первым входом, первой схемы сравнения, второй вход которой подключен к выходу счетчика тактов, вход запуска устройства соединен с управляющим входом счетчика циклов, выход признака равенства нулю которо го соединен с управляющим входом блока информационной разгрузки,вход запуска устройства через первый элемент задержки блока управления подключен к первому входу первого элемента ИЛИ блока управления, выход которого через второй элемент задержки блока управления подключен к первому входу первого элемента И блока управления, выход признака неравенства нулю счетчика циклов подключен к первому входу второго элемента И блока управления, выход которого подключен к второму входу первого элемента ИЛИ блока управления, выход признака равенства нулю счетчика циклов подключен к первому входу третьего элемента И блока управления , выход которого соединен с первым входом управления чтением регистра произведения, информационный выход блока информационной разгрузки соединен с вторым информационным входом регистра произведения,выход признака окончания разгрузки блока информационной разгрузки подключен к выходу признака окончания работы устрой ства, отличающееся тем, что, с целью повышения быстродействия, при <,> 2, где , в устройство введены коммутатор, (1-2) буферных регистров,вторая и третья схемы сравнения, элемент ИЛИ, счетчик количества буферных регистров, а в блок управления введены шесть элементов ИЛИ, три элемента И и семь элементов задержки.

   причем выход младшего разряда регистра множителя подключен к первому информационному входу второй схемы сравнения, второй информационный вход которой подключен к входу значения 0 устройства, а первый выход соединен с первым входом эле1067498 мента ИЛИ, выход которого подключен к входам управления сдвигом регистра множителя и регистра произведения и информационному входу счетчика циклов, выход счетчика количества буферных регистров подключен к первому информационному входу третьей схемы сравнения и к управляющему входу коммутатора, информационный вход которого соединен с вторым выходом регистра множимого, а выходы подключены к информационным входам буферных регистров, выходы которых соединены с информационными входами сумматора с третьего по И-ый соответственно, второй вход третьей схемы сравнения подключен к входу значе ния 2-1 устройства, выход первого элемента ИЛИ блока управления подключен к управляющему входу второй схемы сравнения, второй выход которой подключен к второму входу первого элемента И блока управления, выход которого соединен с первым входом второго элемента ИЛИ блока управления, выход которого соединен с управляющим входом узла выдачи разряда и входом третьего элемента задержки блока управления, выход которого соединен с первым входом четвертого элемента И блока управления и через четвертый элемент задержки блока управления подключен к первым входам пятого и шестого элементов И блока управления, первый и второй выходы третьей схемы сравнения соединены с вторыми входами шестого и пятого элементов И блока управления соответственно, выход пятого элемента И блока управления соединен с первым входом управления чтением регистра множимого и через пятый элемент задержки блока управления подключен к информационным входам счетчика тактов и счетчика количества буферных регистров и входу шестого элемента задержки блока управления, выход которого подключен к второму входу второго элемента ИЛИ блока управления, второй вход четвертого элемента И блока управления соединен с первым выходом первой схеда сравнения, второй выход которой подключен к управляющему входу третьей схемы сравнения, выход шестого элемента И блока управления соединен с первым входом третьего элемента ИЛИ блода управления и через седьмой элемент задержки блока управИления подключен к первым входам четвертого и пятого элементов ИЛИ блока управления и входу восьмого элемента задержки блока управления, выход которого подключен к третьему входу второго элемента ИЛИ блока управления, выход четвертого элемента И блока управления подключен к входу девятого элемента задержки блока управления и второму входу третьего элемента ИЛИ блока управления, выход которого соединен с вторыми входами управления чтением регистра произведения и регистра множимого и входами управления чтением буферных регистров, выход девятого элемента задержки блока управления соединен с входом десятого элемента задержки блока управления и вторым входом четвертого элемента ИЛИ блока управления, выход которого подключен к управляющему входу счетчика количества буферных регистров, выход десятого элемента задержки блока управления соединен □ вторым входом элемента ИЛИ и первым входом шестого элемента ИЛИ блока управления, выход которого подключен к вторым входам второго и третьего элементов И блока управления, второй вход шестого элемента ИЛИ блока управления подключен к выходу второго элемента задержки блока управления, вход запуска устройства соединен с третьим входом четвертого элемента ИЛИ блока управления и первым входом седьмого элемента ИЛИ блока управления, второй вход которого соединен с выходом девятого элемента задержки и вторым входом пятого элемента ИЛИ блока управления, выход седьмого элемента ИЛИ блока управления подключен к управляющему входу счетчика · тактов, выход пятого элемента ИЛИ блока управления соединен с входами управления записью буферных регистров.