SU1709526A1 - Цифроаналоговый преобразователь с автоматической коррекцией нелинейности - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано при построении прецизионных систем цифроаналогового преобразовател . Цель изобретени  - повышение точности преобразовани . Цифроаналоговыйпреобразователь с автоматической коррекцией нелинейности содержит входные шины 1-3, формирователь 4 кодов, управл ющую выходную шину 5, мультиплексор 6, аналого-цифровой преобразователь 7, дешифратор 8, блок 9 формировани  опорных напр жений, основной цифроаналоговый преобразователь 10, m дополнительных умножающих бипол рных мифроаналоговыхпреобразователей 11.111.т, сумматор. 12И информационную выходную шину 13. Представлены схемы основных блоков 4, 6 и 9. Положительный эффект достигнут за счет введени  дешифратора 8, блока 9 формировани  опорных напр жений и дополнительных циф- роаналоговых преобразователей 11. Повышение точности обусловлено компенсацией погрешностей передачи сумматора 12 при снижении требований к точности компонентов. 3 з.п. ф-лы, 6 ил.21-'n-mi^l]ЮJ213

Description

Изобретение относитс  к электроизмерительной технике и может быть использовано при построении прецизионных цифроаналоговых преобразователей (ЦАП), а также в различного рода контрольно-измерительной аппаратуре, системах управлени  и передачи информации.

Известен цифроаналоговый преобразователь с автоматической коррекцией нелинейности , содержащий источник опорного напр жени , первый и второй ЦАП, аналоговый сумматор, компаратор, переключатель , первый и второй регистры, триггер, блок управлени , вычислитель поправок, цифровой сумматор и датчик преобразуемого кода.

Недостатком этого преобразовател   вл етс  наличие методической погрешности п|эи определении кодов поправок к выходному напр жению ЦАП. При этом указанна  погрешность может достигать нескольких единиц младшего разр да первого ЦАП. Кроме того, если функци  преобразовани  первого ЦАП имеет разрывы, превышающие единицу младшего разр да, эти погреиности не могут быть скомпенсированы.

Известен также цифроаналоговый преобразователь , содержащий первый и второй ЦАП, сумматор, усилитель переменного тока, первый и второй компараторы, первую и вторую аналоговые меры, генератор тактовых импульсов, регистр, оперативное запоминающее устройство (ОЗУ), реверсивный счетчик, первый и второй элементы И и злеме т И ЛИ-НЕ.

Недостатком указанного преобразовател   вл етс  значительное врем , необходимое дл  определени  кодов поправок.

Наиболее близким по технической сущности к изобретению  вл етс  ЦАП с автоматической коррекцией нелинейности, содержащий первый и второй ЦАП, сумматор , аналого-цифровой преобразователь, амплитуды импульса,-ОЗУ, первый и второй регистры, формирователь кодов, блок синхронизации , peri/iCTp сдвига, сумматор, умножитель и накапливающий сумматор.

Функциональна  схема ЦАП содержит первый и второй регистры, мультиплексор, блок (вычислени  поправок, первый ЦАП, выполненный на резисторном двоичном кодруправл емом делителе и источнике опорного напр жени , второй ЦАП, аналоговый сумматор, аналого-цифровой преобразователъ амплитуды импульса, ОЗУ, формирователь кодов, блок синхронизации, входную шину преобразуемого кода, шину занесени  входного кода, шину управлени  режимом работы преобразовател , шину

готовности к приему в одного кода и выходную шину.

Первый ЦАП  вл етс  основным. Второй ЦАП предназначен дл  компенсации погрешностей, вносимых первым ЦАП.

Так как первый ЦАП выполнен на резисторном двоичном кодоуправл емом делителе (КУД), его погрешность Au(h)

описываетс  следующим выражением; пI

AU(h) 2 (2-а,-2 ,) ДКэд|,

j 1

где ЕО - выходное напр жение источника опорного напр жени ; ai - разр дна  цифра кода, ai€{ 0;1 }; АКэд - погрешность элементарного делител  i-ro разр да КУД.

Учитыва , что А диф i А Кэд|, справедливо

Au (h) Eo (

aj ) Адиф| -Г

а|

j 1 2

1

где диф1 К{2-) - К{2 - 1)4- К(1) локальна  дифференциальна  нелинейность 1-го разр да КУД;

К(.) - реальные коэффициенты делени , соответствующие числовым значени м управл ющего кода 2 -1,1. В последнем выражении заменим локальную дифференциальную нелинейность f-ro разр да КУД на локальную дифференциальную нелинейность f-ro разр да ЦАП:

Au(h)s (,-1:21::1з|)А«иф,.

2

где Адиф| Ео АДИФ| U(2V- U() + U(1) 1 - локальна  дифференциальна  нелинейность 1-го разр да ЦАП;

и(.) - реальные значени  выходного напр жени  первого ЦАП, соответствующие числовым значени м управл ющего кода 2 2 - 1 и 1.

Цифроаналоговый преобразователь работает в двух режимах: Преобразование входного кода и Определение дифференциальных нелинейностей.

В режиме Преобразование входного кода управл ющий код преобразуетс  первым ЦАП, выходной сигнал которого суммируетс  с сигналом поправки, формируемым вторым ЦАП. При этом код сигнала поправки вычисл етс  в каждом такте цифроаналогового преобразовани  при помощи блока вычислени  поправок на основе функциональной зависимости.

В режиме Определение дифференциальных нелинейностей при помощи аналого-цифрового преобразовател  амплитуды импульса определ ютс  коды локальных дифференциальных нелинейностей старших разр дов первого ЦАП, которые занос тс  в ОЗУ и используютс  при вычислении кодов поправок в режиме Преобразование входного кода.

Очевидно,

UAi(h)-Ki(1-b(5 Ki)U(h)+K2(1+(5 K2)u,(h), где UAi(h) - выходное напр жение аналогового сумматора;

U{h) и Un (h) - выходное напр жение первого и второго ЦАП соответственно;

KI и Ка - коэффициенты передачи аналогового сумматора по первому и второму входам соответственно;

б KI и дК.2- погрешности коэффициентов передачи по первому и второму входам аналогового сумматора соответственно.

Кроме того,

U.(h) Ml.(h).

Тогда погрешность выходного сигнала цифроаналогового преобразовател  можно записать следующим образом: AUAc(h)K2 -дК -Unth),

Поэтому недостатком известного цифроаналогового преобразовател   вл етс  возникновение погрешности при введении сигнала поправки, вызванной погрешностью коэффициента передачи аналогового сумматора по второму входу.

Целью изобретени   вл етс  повышение точности преобразовани  входного кода .

Поставленна  цель достигаетс  тем, что в преобразователь, содержащий мультиплексор , первые информационные входы которого соединены с соответствующими выходами первой группы выходов формировател  кодов, первый выход которого соединен с управл ющим входом мультиплексора, выходы которого соединены с соответствующими информационными входами основного умножающего цифроаналогового преобразовател , выход которого соединен с первым входом сумматора, второй вход которого подключен к выходу первого дополнительного умножающего бипол рного цифрсаналогового преобразовател , выход сумматора,  вл ющийс  выходной информационной шиной, соединен с информационным входом аналогоцифрового преобразовател , вход синхронизации которого подключен по второму выходу формировател  кодов, а выход готовности результата соединен с первым входом формировател  кодов, второй вход которого  вл етс  входной шиной управлени  режимом, а третий выход  вл етс  выг ходной шиной управлени , введены дешифратор, (т-1) дополнительных умножающих бипол рных цифроаналоговых преобразователей и блок формировани  опорных напр жений, соответствующие выходы которого соединены с входами опорного напр жени  m дополнительных умножающих бипол рных цифроаналоговых преобразователей, выходы которых, кроме первого, подключены к соответствующим входам сумматора, информационные

0 входы m дополнительных умножающих бипол рных цйфроаналоговых преобразователей подключены к соответствующим выходам соответствующей группы выходов дешифратора, входы которого подключены

5 к соответствующим выходам мультиплексора , вторые информационные входы которого  вл ютс  входной преобразуемого кода, выходы второй группы выходов формировател  кодов средине0 ны с соответствующими входами синхронизации блока формировани  опорных напр жений, информационные входы которого подключены к соответствующим информационным выходам аналого-цифрового преобразовател , а вход опорного напр жени  объединен с входом опорного напр жени  основного умножающего цифроаналогового преобразовател  и  вл етс  входной шиной опорного напр жени .

0 На фиг. 1 показана структурна  схема предлагаемого цифроаналогового преобразовател  (ЦАП) с автоматической коррекцией нелинейности.

ЦАП с автоматической коррекцией нелинейности (фиг. 1) содержит шину 1 входного аналогового сигнала, входную шину 2 преобразуемого кода, шину. 3 управлени  режимом работы преобразовател , формирователь 4 кодов, выходную шину 5 управлени , мультиплексор 6, аналого-цифровой блок 7, дешифратор 8, блок 9 формировани  опорных напр жений, основной умножающий цифроаналоговый преобразователь 10, дополнительные умножающие бипол рные

5 ЦАП 11, входовый сумматор 12, выходную шину 13 преобразовател .

Втора  группа информационных входов мультиплексора соединена с входной шиной 2 преобразуемого кода, первый вход

0 формировател  кодов соединен с входной шиной 3 управлени  режимом работы преобразовател , а третий выход - с выходной шиной 5 управлени , первый вход основного умножающего ЦАП 10 соединен с входной шиной 1 аналогового сигнала, выход сумматора 12 соединен с выходной шиной 13 преобразовател  и с вторым входом аналого-цифрового блока 7,-первый вход которого соединен с п тым выходом, а второй выход - с вторым входом форммрор.агел  4

кодов, группа первых информационных выходов которого соединена с первой группой информационных входов мультиплексора, группа информационных выходов которого соединена с группой информационных входов основного умножающего ЦАП 10, выход которого соединен с первым входом сумматора 12, первый вход блока 9 формировани  опорных напр жений соединен с входной ШИНОЙ 1 аналогового сигнала, группа вторых информационных входов - с группой четвертых информационных -выходов формирователи 4 кодов, rpynrta третьих информационных входов - с группой первых информационных выходов аналого-цифрового блока 7 соответственно, соотв етствующиё выходы группы информационных выходов блока 9 формировани  опорных напр жений соединены с первыми входами соответствующих дoпoлниteльныx умножающих бипол рных 1ДАП 11, выходы которых соединены с соответствующими входами сумматора 12, а группы вторых информационных входов - с соответствующими группами информационных выходов дешифратора В, группа информационных входов которых соединена струппой информационных выходов мультиплексора 6, третий вход которого соединен с вторым выходом формировател  4 кодов.

На фиг, 2 представлена функциональна  схема блока формировани  опорных на пр жений, который содержит m регистров 22 и умножающих бипол рных цифроаналоговых преобразователей 23,

На фиг. 3 представлена функциональна  схема аналого-цифрового блока 7, содержащего усилитель 24 переменного сигнала, первую 25 и вто|эую 26 аналоговые меры, первый 27-1 и второй 27-2 компараторы , одновиВратор 28, первый 29- 1 и второй 29-2 двухвходовые элементы И, трехвхоДовый элемент ИЛИ 30, реверсивный c«(etчик31.

На фиг. 4 представлена функциональна  схема формировател  4 кодов, содержащего первый 32-1 и второй 32г2 одновибраторы, Двухвходовый элемент ИЛИ 33, генератор 34, RS-триггер 35, Dтриггер 37, регистр 36, т-входовый элемент ИЛИ 39, ре&ерсивный счетчик 40, () двухвходовых элемента И 38-1,39-2 и 41-1, ...,4Т-т,

На фиг. 5 представлена функциональна  схема дешифратора 8, содержащего m инверторов 42.

Как и дл  прототипа, погрешность функции преобразовани  основного умножающего ЦАП 10 определ етс  следующим выражением:

Аи ( h ) ЕО 5 ( ai - 2 -г- aj ) Лдиф| ,(1), 1 2

где ЕО - напр жение входного сигнала на шине 1;

Адиф ( - дифференциальна  нелинейность 1-го разр да ЦАП.

Сумма в круглых скобках представл ет собой числовое значение i-1 младших райр дов управл ющего кода {ai-i,..., ai}. Графики составл ющих зависимости (1) имеют вид, представленный на фиг. 6.

Из анализа этих зависимостей сделан вывод, что каждый скачок определ етс  дифференциальной нелинейностью только одного разр да, причем скачок от 1-го разр да про вл етс  при смене разр дных цифр управл ющего кОДа с (а{ i 1; aj-1 0) на ( О,- а -1 - 1) независимо от состо ни  разр дов, номера которых больше I.

Запишем 1-е слагаемое суммы выражени (1)ввиде. -:, , |1,. V

AU(h,UA,,( &АИЯ.; .

Нетрудно показать, что эта зависимость

легко формируетс  при помощи двухпол рногоумножающего ЦАП, у которого опорное

А иФг напр жение равно Ео - .Т , а управл ющий код определ етс  следующими соотношени ми: .-bi-ai,-v-v- ;,;- . . .4

.

В этом случае выходное напр жение ЦАП можно записать в виде

ицАп(Ь)Ео Адиф (|-| bj )

или

1 1-1 2

ицАп Ёо Адиф е 2

Сравнение правой части выражений (2) и (3) показывает их полную идентичность Таким образом, использу  описанные двухпол рные умножающие ЦАП, можно скомпенсировать нелинейность функции преобразовани  основного ЦАП 10.

Предлагаемый щ фроаналоговый преобразователь с автоматической коррекцией нелинейности работает в двух режимах: Преобразование входного кодаи Определение дифференциальных нелинейностей. В режиме Преобразование входного

кода сигналом на шине 15, поступающим с выхода формировател  4 кодов на управл ющий вход мультиплексора 6, выходы последнего соедин ютс  с шиной 2 данных преобразуемого кода. В результате управл ющий код с шины 2 поступает на информационные входы основного ЦАП 10 и дешифратора 8. При этом на выходной шине 13 преобразовател  формируетс  сигнал UCh) EoKK(h)+ 5 KiUni(h), I n - m + 1 ГДО K(h) - реальна  функци  преобразовани  основного ЦАП 10; K(b)a,+AK(h); дк(ь) АиШ; Uni(h)- выходные напр жени  дополнительных ЦАП 11; К и Ki - коэффициенты передачи аналогового сумматора по каждому из входов. На аналоговые входы ЦАП 11 с выходов 21 блока 9 формировани  опорных напр жений поступают напр жени , пропорциональные дифференциальной нелинейности каждого 1-го разр да, т.е. К Ео Адиф|, а на соответствующие информационные входы ЦАП 11с выходов 20 дешифратора 8 поступают кодовые комбинации { аГ, ai-i;... ai} . В результате выходной сигнал преобразовател  на шине 13с учетом (3), (4) можно представить в виде п. ,--, ,., U{h)rEoKKfh)E:KiE„Л « p;K ;(0;IГai j t:n-rn-f1 S-1 Z Ж Иrs ШЬ)--Е„К&,у„ Е„К01а,-Ь;1;-),. Ео| 4 4°-Б« 7 /ЯОчевидно , что при выполнении равенст K -KiKii последний член выражени  (5) компенсируетс  с заданной точностью. Число m компенсируемых старших разр дов определ етс  дифференциальными нелинейнрст ми младших разр дов ЦАП. В большинстве случаев достаточно выбирать т 6-8. При поступлении единичного импульса по шине 3 управлени  режимом работы преобразователь переводитс  в режим Определение дифференциальных нелинейностей. При этом единичным сигналом на шине 15с выхода формировател  4 кодов выходы мультиплексора 6 соедин ютс  с шиной 14. Одновременно в регистр 36 сдвига заноситс  кодова  комбинаци  00...01. Присутствие хот  бы одной единицы на выходах регистра 36 сдвига переводит последний сигналом с выхода элемента ИЛИ 39 в режим сдвига информации. Кроме того, единичным сигналом на шине .15 запускаетс  генератор 34 импульсов. В результате на выходах 14 счетчика 40 формируетс  периодически повтор юща с  последовательность смежных кодов h oi {an-m+i 1; aj-i О } h-100 { aj i 0; aj i 1 }. При этом на выходной шине 13 преобразовател  формируетс  переменный сигнал пр моугольной формы, амплитуда которого несет информацию о дифференциальной нелинейности (п-т+1)-го разр да. Амплитуду переменного, сигнала можно представить в виде Unc UAi(h) - UAi(h-l) ЕоК K(h) -K (h-1)+ (h)-Uni{h-1). l n-m4-1 Из (1) следует, что при смене смежных кодов h и h-1 KI Uni(h) - Uni(h-l) «0. I n -m 4-2 Поэтому. Unc Eo к (r + Лдиф|) + KI ( Uni (h ) - Uni (h - 1 ); 11ри ПОМОЩИ аналого-цифрового блока 7 амплитуда Unc переменного сигнала сравниваетс  с выходными сигналами аналоговых мер 25 и 26, номинальные значени  выходных сигналов которых равны соответственно: Ui Kv(Eo - А): U2 Ky(Eo А), где А- допускаемое отклонение реальной единицы младшего разр да от номинальной . В зависимости от результата сравнени  компараторы 27-1 и 27-2 вырабатывают сигналы, по которым импульсами с выхода одновибратора 28 код 19 счетчика 31 увеличиваетс  или уменьшаетс  на единицу и импульсом на шине 16-(п-т+1) заноситс  в регистр 22-т. Этот код при помощи дополнительного двухпол рного умножающего ЦАП 23-т преобразуетс  в аналоговый сигнал EoKi(n-m-(-i). который  вл етс  входным Сигналом двухпол рного умножающего ЦАП 11-т, компенсирующим дифференциальную нелинейность {п-т+1)-го разр да основного ЦАП 10. След щий режим работы аналого-циф{эового блока 7, ЦАП 23-т и 11m будет продолжатьс  до тех пор, пока не будет выполнено неравенство Ul KyUnc U2.(6) где Ку- коэффициент усилени  усилител  24 переменного сигнала. При этом обеспечиваетс  выполнение услови  Ео К Адиф(п-т+1) -K(n-m-H) Un(n-m-H)(h)Un (n-m+1)(h-1) или с учетом (4) и (5) К «-KiKii,

что позвол ет компенсировать дифференциальную нелинейность (n-m+1)-ro разр да.

При выполнении неравенства б аналого-цифровой блок вырабатывает импульс на шине 18, по которому в регистре 36 сдвига производитс  сдвиг информации. На выходах регистра 36 сдвига устанавливаетс  кодова  .комбинаци  00...010, Дальнейшие т-1 тактов работы преобразовател  в этом режиме аналогичны первому такту.

По окончании т-го такта с приходом единичного импульса по шине 18 в регистр 36 сдвига на выходах последнего устанавливаетс  кодова  комбинаци  0...0. В результате на выходе элемента ИЛИ 39 установитс  нулевой сигнал, перевод щий регистр 36 сдвига в режим занесени  информации . Одновременно выходным сигналом одновйбратора 32-2 RS-Tpt rrep 35 переводитс  в нулевое состо ние, а выходной сигнал RS-триггера 35 поступает на вь5ходную шину 5 управлени . При этом преобразователь переводитс  в режим Преобразование входного кода.

Таким образом, по сравнению с прототипом в предлагаемом устройстве достигаетс  повышение точности цифроаналогового преобразовани  за счет компенсации погрешностей коэффициентов передачи аналогового cyf-sp rropa при снижении требований к точности компонентов . ,

Основной ЦАП 10 (фиг. 2) выполнен на микросхеме 572ПА2, дополнительные ЦАП 11 (фиг. 2) и ЦАП 23 (фиг, 3) блока 9 формировани  опорных напр жений выполнены на К572ПА1Г, формирователь 4 кодОв, аналого-цифровой блок 7, дешифратор 8, блок 9 формировани  опорных напр жений (фиг, 2) выполнены на микросхемах К544УД1, К521 САЗ и Микросхемах серии К561. . ТПримен   К-разр дные дополнительные ЦАП 11 и 24, обеспечиваетс  повышение линейности иифроаналогового преобразовани в раз при соблюдении принципа суперпозиции в основном ЦАП 10. Если принцип суперпозиции в основном ЦАП нарушаетс , предельно достижима  линейность преобразовани  ограничена погрешност ми несуперпозициоиного характера и составл ет 0,001%.

Claims (4)

1. Формула изобретени  1. Цифроаналоговый преобразователь с автоматической коррекцией нелинейности, содержащий мультиплексор, первыэ информационные входы которого соединены с соответствующими выходами первой группы выходов формировател  кодов, первый выход которого соединен с управл ющим входом мультиплексора, выходы которого

   соединены с соответствующими информационными входами основного умножающего цифроаналогового преобразовател , выход которого соединен с первым входом

   сумматора, второй вход которого подключен к выходу первого дополнительного умножающего бипол рного цифроаналогового преобразовател , выход сумматора,  вл ющийс  выходной информационной шиной, соединен

   0 с информационным входом аналого-цифрового преобразовател , вход синхронизации которого подключен к второму выходу формирОЁател  кодов, а выход готовности результата соединен с первым входом

   5 формировател  кодов, второй вход которого  вл етс  входной шиной управлени  режимом , а третий выход - выходной шиной управлени , отличающийс  тем, что, с целью повышени  точности преобразовани , в него введены дешифратор, т-1 дополнительных умножающих бипол рных цмфроаналоговых преобразователей и блок формировани  опорных напр жений, соответствующие выходы которого соединены с

   5. входами опорного напр жени  соответствующих m дополнительных умножающих бипол рных цифроаналоговых преобразователей, выходы которых, кроме первого, подключены к соответствующим с третьего по (т+)-й входам сумматора, информационные входы m дополнительнь1х умножающих бипол рных цифроаналогойых преобразователей подключены к соответствующей группе выходов дешифратора, входы которого

   5 подключены к соответствующим выходам мультиплексора, вторые информационные входы которого  вл ютс  входной шиной преобразуемого кода, выходы второй группы выходов формировател  кодов соединены с соответствующими входами синхронизации блока формировани  опорных напр жений, информационные входы которого подключены к соответствующим информационным выходам аналого-цифрового преобразовател , а вход опорного напр жени  объединен с входом опорного напр жени  основного умножающего цифроаналогового преобразовател  и  вл етс  входной шиной опорного напр жени ,

   0
2. 2. Преобразователь по п, 1, о т л и ч а ющ и и с   тем, что блок формировани  опорных напр жений выполнен в виде m регистров и m умножаю(их бипол рных цмфроаналоговых преобразователей, выходы которых  вл ютс  соответствующими выходами блока, а информационные входы подключены к соответствующим выходам соответствующего регистра, входы синхронизации которых  вл ютс  соответствуюЩ11ММ входами синхронизации блока.

   информационные входы первого регистра объединены с соответствующими информационными входами остальных т-1 регист ров и  вл ютс  соответствующими информационными входами блока, вход опорного напр жени  первого умножающего бипол рного цифроаналогового преобразовател  объединен с входами опорного напр жени  остальных т-1 умножающих бипол рных цифроаналоговых преобразивателей и  вл етс  входом опорного напр жени .

   3.Преобразователь по п. 1, о т л и ч а ющ и и с   тем, что аналого-цифровой преобразователь выполнен в виде усилител  переменного сигнала, первой и второй аналоговых мер, первого и второго компараторов , первого, второго и третьего элементов И, реверсивного счетчика импульсов и одновибратора, вход которого  вл етс  входом синхронизации аналого-цифррэо о преобразовател , а выход соединен с первыми входами первого и втброго элементов
3. И и с неинвертирующим входом третьего элемента И, выход которого  вл етс  выходом готовности результата аналого-цифрового преобразовател , а первый и второй инвертирующие входы объединены с вторыми входами соответственно первого и второго элементов И и подк/Гючены к выходам соответственно первого и второго компараторов , первые входы которых соединены с выходами соответственно первой и второй аналоговых мер, а вторые вход1д подключе мы к выходу переменного сйгкала , вход которого.  вл етс  информационным входом аналого-цифрового преобразовател , выходы первого и второго элементов И соединены соответственно с входом суммировани  и вычитани  реверсивного счетчика и импульсов. Выходы которого  вл ютс  информационными выходами аналого-цифрового преобразовател .

   4.Преобразователь по. п. 1, о т л и ч а ющ и и с   тем, что формирователь кодов выполнен в виде первого и второго одновибраторов , RS- и D-триггеров. первого и второго элементов ИЛИ, генератора импуль сов, регистра сдвига, т+2 элементов И и реверсивного счетчика импульсов, выходы которого  вл ютс  первой группой выходов формировател  кодов, а информационные входы объединены с соответствующими входами первого элемента ИЛИ, с первыми входами соответствующих первых m элементов И и подключены к соответствующим выходам регистра сдвига, вход управлени  которого объединен с входом первого одновибратора и подключен к выходу первого элемента ИЛИ, а вход синхронизации объединен с S-входом D-триггера и подключен к выходу второго элемента ИЛИ, первый вход которого  вл етс  первым входом фбрмировател  кодов, а второй вход объединен с S-входом RS-триггера, R-вход которого подключен к выходу первого одновибратора, инверсный выход  вл етс  третьим выходом формировател  кодов, а пр мой выход - первым выходом формировател  кодов и соединен с входом стробировани  генератора импульсов, выход которого подключен к первым входам {т+1)-го и{т+2)-гб элементов И и к входу синхронизации D-триггера, инверсный выход которого соединен со своим D-входом и вторым входом (т+1)-го элемента И, а пр мой выход - с вторым входом (т+2}-го элемента И, выход которого  вл етс  вторым въ)ходом формировател  кодов и соединен с входом разрешени  записи информации реверсивного счетчика импульсов , вычитающий вход которого объединен с ВТОРЫМИ входами первых m элементов И и подключен К выходу ( т+1)-го элемента И, вход второго одновибратора  вл етс  вторым входом формировател  кодов, а выход соединен с вторым входом второго элемента ИЛИ, вход последовательного ввода информации регистра сдвига объединен с входами, кроме первого, параллельного ввода информации регистра сдвига и подключен к шине логического нул , первый
4. ; вход параллельного ввода информации регистра сдвига подключен к шине логической единицы, выходы m первых элементов И  вл ютс  второй группой выходов формировател  кодов.

   Win-m l}

   Фиг5