SU1645956A1 - Устройство дл контрол и диагностировани неисправностей логических блоков - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и мо)ет быть использовано дл  контрол  работоспособности и поиска неисправностей в логических блоках. Цель изобретени  - повышение достоверности контрол . Изобретение позвол ет проводить поиск и вы вление неисправностей в логических блоках, а также в цеп х контрол  за счет использовани  дополнительного теневого реверсивного сдвигового регистра. Устройство содержит первый и второй демультиплек- соры, первый мультиплексор, блок синхронизации, m логических блоков, блок сравнени , блок задани  режима, m регистров сдвига, второй мультиплексор и буферный регистр. 13 ил. в

Description

Изобретение относитс  к вычислительной технике и может быть использовано в системах контрол  работоспособности и поиска неисправностей логических блоков.

Цель изобретени  - повышение достоверности контрол .

На фиг.I показана структурна  схема устройства; на фиг.2 - схема логического блока; на фиг.З схема блока переключателей; на фиг.4 - схема блока синхронизации; на фиг. 5- схема блока сравнени ; на фиг.6 - временна  диаграмма поступлени  синхросигналов; на фиг.7-10 - временные диаграммы работы устройства; на фиг.41-13 - примеры загрузки информации в регистры.

Устройство содержит первый 1 и второй 2 демультиплексоры, первый

мультиплексор 3, блок 4 синхронизации , m логических блоков 5, блок 6 сравнени , блок 7 задани  режима, m регистров 8 сдвига, второй мультиплексор 9, буферный регистр 10, выход 11 индикации неисправности и тактовый вход 12 устройства, выходы 13- 17 и вход 18 блока 4 синхронизации, входы 19-23 и выходы 24-26 буферного регистра 10, входы 27 и 28 и выход

29первого мультиплексора 3, входы

30и 31 и выход 32 второго мультиплексора 9, входы 33-37 и выходы 40 регистра 8 вход-выход 41, входы 42-44 и выход 45 логического блока

.

5, входы 46 и 47 и выходы 48 первого демультиплексора 1, входы 49 и 50 и выходы 51 второго демультиплексора 2, входы 52-56 и выход 57 блока 6 сравнени , выходы 58-61 блока 7 задани  режима.

0 4ь

сл

со ел

О5

Логический блок 5i (iel,m) содер- жит мультиплексоры 62 и 63, блок 64 элементов пам ти, вход 65 записи состо ни , управл ющий вход 66 и вхо- да 67 и 68 данных мультиплексора - 63, вход 69 записи состо ни , входы 70 данных, информационный вход 71 блока 64, входы 72-74 мультиплексора 62, выхода 75 блоков 5.v

Елок 7 задани  режима выполнен на, ключах ,79; (j-1,1), .n), 8Ц, 82К (,r), 83-86 и имеет выхода 87-97.

Блок 4 синхронизации содержит

триггеры 98-103, элементы ИЛИ 104- 106, элементы И 107-124,- счетчики 125-127, схемы 128-129 Сравнени , элементы НЕ 130-132, шифраторы 133- 134, генератор 135 тактовых импуль- сов с выходами 136 и 137, дешифратор 138 с выходами 139-144, регистр 145 количества сдвигов, выходы 146-150 и входы 151-158 блока,

Блок 6 сравнени  состоит из муль- типлексора 159, элементов ИЛИ 160 и 161, элементов НЕ 162 и 163, схемы 164 сравнени , элемента И 165 и имеет выход 166 сигнала ошибки/ входы 167 сигналов эталона, входы 168-170 сигналов режима, вход 171 сигнала разрешени  работы блока 6, вход 172 сигнала Сброс и выход 173 сигнала окончани  работы устройства.

Демультиплексор 1 предназначен

дл  передачи управл ющего сигнала с выхода 15 блока 4 на вход 42; выбранного блока 5 (синхронизаци  записи тестовых наборов в логический блок 5;). Демультиплексором I управл ет сигнал, поступающий на вход 47 с выхода 61 блока 7.

Демультиплексор 2 служит дл  передачи управл ющего сигнала с выхода 14 блока 4 на вход.37; выбранного регистра 8, (синхронизаци  записи информации в регистр 8;) и управл етс  сигналом, поступающим на вход 50 с выхода 16 блока 7.

Мультиплексор 3 используетс  дл  передачи сигналов с выходов 40j ре-, гистров 8 на вход 23 регистра 10. Мультиплексором 3 управл ет сигнал, поступающий на вход 27 с выхода 61 блока 7.

Блок 7 предназначен дл  задани  режимов работы, начальных состо ний и пуска устройства.

Мультиплексор 9 служит дл  передачи сигналов с выходов 39 ре- гистров 8« на вход 19 регистра 10 и управл етс  сигналом, поступающим на вход 30 с выхода 61 блока 7.

Регистры сдвига и буферный регистр 10 выполн ют функцию реверсивных регистров сдвига и работают в следующих режимах: сдвига информации вправо, сдвига информации влево, приема информации из логических блоков 5 { (дл  регистров 8; ) и с выхода 59 блока 7 (дл  буферного регистра 10). Код режима работы регистров 8 задаетс  на выходе 16 блока 4, а регистра 10 - на выходе {7 блока 4. Синхронизаци  работы регистров 8} осуществл етс  демультиплексором 2 о сигналам с выхода 14 блока 4 и выхода 61 блока 7. Синхронизаци  работы регистра 10 - по сигналу на выходе 14 блока 4.

Блок 6 сравнени  предназначен дл  анализа контрольной информации, поступающей с выхода 26 регистра 10, путем сравнени  ее с информацией, поступающей с выходов 58 и 59 блока 7. Результатом анализа  вл етс  сигнал о неисправности или исправности цепей передачи информации на выходе 11 устройства.

Временна  диаграмма формировани  синхросигналов генератором 135 тактовых импульсов представлена на фиг.6.

Логический блок 5 работает в двух режимах.

Режим, обеспечивающий выполнение основных функций логических блоков,- режим Работа.

На вход 44j (вход 74 мультиплексора 62 и вход 66 мультиплексора 63) подаетс  управл ющий сигнал (например , Iм). Мультиплексор 62 разрешает прохождение сигнала по входу 72 (65) и запрещает прохождение сигна- ла по входу 73 (42,) на вход 69 блока 64 элементов пам ти. Мультиплексор 63 разрешает прохождение информации по входу 67 (70) и разрешает прохождение диагностической информации с входа 68 (43;) на информационный вход 71 блока 64 элементов пам ти . На вход 65, подаетс  сигнал записи состо ни , например, с выхода блока микропрограммного управлени  провер емого устройства. Информационное взаимодействие логических блоков

5f осуществл етс  по входам-выходам 41. (входам 70; и выходам 75j).

Режим, обеспечивающий диагностику и поиск неисправностей в логических блоках, - режим Диагностика

На вход 44 (вход 74 мультиплексора 62 и вход 66 мультиплексора 63) подаетс  управл ющий сигнал (напри- мер, О). Мультиплексор 62 запре- щает прохождение сигнала по входу 72 (651 ) и разрешает прохождение сигна- ла по входу 73 (42j) на вход 69 блока 64 элементов пам ти. Мультиплексор 63 запрещает прохождение информации с входа 67 (70j) и разрешает прохождение диагностической информации с входа 68 (43) на информационный вход 71 блока 64 элементов пам ти . Запрещаетс  выполнение основных функций логическим блоком. На вход 42| подаетс  сигнал записи состо ни 

Блок 4 синхронизации предназначен дл  формировани  комплексов упг равл ющих сигналов, организующих работу устройства в различных заданных режимах.

Предварительно на ключах 82 к набираетс  код номера обслуживаемого логического блока 5;, а на ключах 8Ц и 80 - тестова  и эталонна  информаци .

Один из ключей 85, 86, 76 и 77 устанавливаетс  в состо ние 1, устанавливал в 1 один из триггеров 98 101 по приходу синхросигнала С1 с выхода 136 генератора 135. Сигнал с выхода триггеров 98-101 проходит через элемент ИЛИ 104.

С приходом сигнала Пуск ключом 83 устанавливаетс  триггер 103 в состо ние I. Разрешаетс  запуск счетчика 125 (синхросигналами С2), сигналы с выхода которого поступают на вход дешифратора 138. На выходах 139-144 дешифратора 138 по вл ютс  сигналы, формирующие сигналы записи в регистр 10 (сигнал на выходе 139, код на выходе 17, I на фиг.7-10), передачи информации из регистра 10 в регистр 8 в пр мом направлении (сигнал на выходе 140, коды на выходах 16, 17, II на фиг.7-10), записи в логический блок 5- (сигнал на выходе 141, импульс на выходе 15; III на 1ФИГ.7-10), записи в регистр 8- (сигнал на выходе 142, код на выходе 16, IV на фиг.7-10), передачи информации из регистра 8f в регистр 10 в обрат-

0

5

0

ном направлении (сигнал на выходе 143, коды на выходах 16, 17; V на фиг.7-10), окончани  работы и обнаружени  неисправности (сигнал на выходе 144 (142), VI нафиг.7-10).

формирование кодов, управл ющих режимами работы регистров 81 и 10 1 (выходы 16 и 17), производитс  под управлением сигналов с выходов триггеров 98-101 режимов, сигналов с выходов 139-144 дешифратора 138 и сигнала с выхода триггера 102 исправлени  сдвига.

Сигнал записи в блок 5-(выход 15) формируетс  в режиме занесени  тестовых наборов в логический блок 5,1 в третьем такте работы дешифратора 138 (выход 141) и стробируетс  синхросигналом CI .

Сигналы синхронизации регистров 10 и 8j (выход 14) снимаютс  с выхода 136 генератора 135. Количество 5 тактов сдвига информации в регистрах 10 и определ етс  содержимым регистра 145 и счетчиков 126 и 127, .сигналы с которых подаютс  на схемы

1 28 и I 29 сравнени  и с их выходов через 0 элементы И 113 и 112 на управление элементом И 107. При наличии сигнала 1 на выходе 140 (143) на выходе элемента ИЛИ 105 формируетс  сигнал, запрещающий прохождение синхросигналов на вход счетчика 125 до тех пор, пока содержимое счетчика 126 (127) не сравн етс  с содержимым регистра 145.

Формирование сигнала окончани  0 работы в одном из режимов (выход 13 (147)) производитс  под управлением сигналов с выходов дешифратора 138 и триггеров 98-101 по окончании работы в каждом из режимов. Сигнал с выхода 5 элемента ИЛИ 106 инвертируетс  на инверторе 132 и запрещает прохождение синхросигналов С2 на вход счетчика 125.

Передача информации из буферного 0 регистра 10 в регистры 8- производитс  с выходов 24 и 25 непосредственно на входы 34, и 36, а прием информации буферным регистром 10 с регистров 8, производитс  на входы 19 и 23 5 с выходов 40{ и 39{ через мультиплексоры 3 и 9 соответственно.

Устройство предназначено дл  обеспечени  проверки работоспособности логических блоков 5/ путем занесени 

5

тестовых наборов с помощью буферного регистра 10 и регистров 8} в выбираемый логический блок 5}, считывани  информации из логических блоков 5- и сравнени  считанной информации с эталоном; проверки работоспособности цепей передачи информации в логические блоки 5 (регистров 10 и 8,|); обнаружени  неисправности в це- гшх передачи информации в логические блоки 5; (в регистрах 8;).

Устройство работает в следующих режимах.

1 Занесение тестовых наборов в логические блоки 5.J

Этот режим обеспечивает установку в начальное состо ние элементов пам ти логического блока 5у. Временна  диаграмма работы устройства в этом режиме представлена на фиг.8. Работа устройства в этом режиме начинаетс  с установки триггера 102 в состо ние 1 ключом 84 (предварительно триггер 98 устанавливаетс  в состо ние 1 сигналом с ключа 85, на ключах 82 tнабираетс  номер i выбираемого логического блока 5j, на ключах 81.- тестова  информаци , а на ключах 79. - количество сдвигов На выходе 14 формируетс  сигнал записи информации в буферный регистр 10, при одновременном формировании кода на выходе 17 блока 4 (входе 21 регистра 10), разрешающего запись в буферный регистр 10. Затем на входы 16 и 17 блока 4 подаютс  коды, разрешающие сдвиг информации влево (или вправо) в регистре 8| и сдвиг информации вправо (или влево) в бу- ферном регистре 10 (фиг.1). По сигналам синхронизации, поступающим на вход 22 буферного регистра 10 и вход 37; регистра сдвига 8j с выхода 14 блока 4, производитс  перемещение

информации из буферного регистра 10 в регистр 8{ После этого на вход 42 логического блока 5J подаетс  сигнал с выхода 15 блока 4, по которому производитс  запись информации в логи- ческий блок 5.

2. Считывание контрольной информации из блока 5; и проверка блока 5,. Этот режим обеспечивает получение информации о состо нии контрольных точек логического блока 5j и сравне- ние этой информации с эталонной. Временна  диаграмма работы устройства в этом режиме представлена на фиг.8.

Работа устройства в этом режиме начинаетс  с установки триггера 102 в состо ние 1 ключом 84 (предварительно триггер 99 устанавливаетс  в состо ние 1 сигналом с ключа 86, а на ключах 82К набираетс  номер i выбираемого логического блока 5 , на ключах 80.J. - эталон, а на ключах 79 количество сдвигов). На выходе 14 формируетс  сигнал записи в регистр 8 при одновременном формировании кода на выходе 16 блока 4 (входе 35/ регистра 8|), разрешающего запись в регистр 8j. На входы 16 и 17 устройства подаютс  коды, разрешающие сдви информации влево (или вправо) в per гистре 8; и сдвиг информации вправо (или влево) в буферном регистре 10. По сигналам синхронизации, поступающим на вход 22 буферного регистра 10 и вход 37,j регистра 8j с выхода 14 блока 4, производитс  перемещение информации из регистра 8 в буферный регистр 10. После этого полученна  информаци  снимаетс  с выхода 26 регистра 10 и используетс  дл  анализа работоспособности логического блока 5,1, путем сравнени  с эталоном.

Информаци  с выхода 26 регистра 10 поступает на первый вход схемы 164 сравнени  (на вход 55 блока 6), на второй вход которой поступает информаци  эталона, прошедша  через мультиплексор 159 (при сигнале 1 на входе управлени , идущем с выхода триггера 99). При равенстве входных данных (что сигнализирует об исправной работе блока 5{ ) на выходе схемы 164 сравнени  формируетс  сигнал О в противном случае - сигнал 1 (что сигнализирует о неисправной работе блока 5{). С выхода схемы 164 сигнал ошибки проходит через элемент И 165 на выход 166. Сигнал ошибки на выходе 166 блока 6 может по витьс  только в режиме Контроль и при отсутствии сигнала Сброс.

3. Контроль работоспособности регистров 8 и буферного регистра 10.

Временна  диаграмма работы устройства в этом режиме представлена на фиг.9.

На ключах 81. набираетс  тестовый набор (например, код, состо щий из одних символов 1 (О) или шахматный код). Работа устройства в этом режиме начинаетс  с установки

триггера 102 в состо ние 1 ключом 84 (предварительно триггер 100 уста- навливаетс  в состо ние 1 сигналом с ключа 76, на ключах 82 набираетс  номер i выбираемого сдвигового ре- гистра 8;, а на ключах 79j - коли- чество сдвигов). На выходе 14 форми- руетс  сигнал записи в буферный регистр 10, при одновременном формиро- вании кода на выходе 17 блока 4 (вхо1 де 21 регистра 10) .разрешающего за- пись в буферный ренистр 10. Затем на выходы 16 и 17 блока 4 подаютс  коды разрешающие сдвиг информации влево (или вправо) в регистре 8 и сдвиг информации вправо (или влево) в буферном регистре 10. По сигналам синхс ронизации, поступающим на вход 22 буферного регистра 10 и вход 37 j регистра сдвига 8, с выхода 14 блока 4, производитс  перемещение информации из буферного регистра 10 в регистр 8j и далее в буферный регистр 10. После этого полученна  информаци  снимаетс  с выхода 26 регистра 10 и используетс  в блоке 6 дл  анализа работоспособности регистра 8 и буферного регистра 10.

Информаци  с выхода 26 регистра 10 поступает на .первый вход схемы 164 сравнени  (на вход 55 блока 6), на второй вход которой поступает информаци  тестового набора, прошедша  через мультиплексор 159 (при сигнале О на входе управлени , идущем с выхода триггера 99). При равенстве входных данных (что сигнализирует об исправной работе .регистра 8j и регистра 10) на выходе схемы сравнени  формируетс  сигнал О, в противном случае - сигнал 1 (что сигнализирует об неисправной работе регистров 8; и 10). С выхода схемы 164 сигнал ошибки проходит через элемент И 165 на выход 166. Сигнал ошибки на выходе 166 блока 6 может по витьс  только в режиме Контроль и при отсутствии сигнала Сброс,

4. Поиск неисправности в регистре 8;.

Временна  диаграмма работы устройства в этом режиме представлена на фиг.9.

Работа устройства в этом режиме начинаетс  с установки триггера 102 в состо ние 1 ключом 84 (предварительно триггер 101 устанавливаетс  в состо ние 1 сигналом с ключа

45956|0

77, а на ключах 82к набираетс  номер i выбираемого сдвигового регистра 8, на ключах 81 j - тестова  информаци , а на ключах 79. - количество сдвигов). На выходе 14 формируетс  сигнал записи в буферный регистр 10 при одновременном формировании кода на выходе 17 блока 4 (входе 21 ре .Q гистра 10), разрешающего запись в буферный регистр 10. На выходы 16 и 17 блока 4 подаютс  коды, разрешающие сдвиг информации влево (или впра- во) в регистре 8 и сдвиг информации

jc вправо (или влево) в буферном регистре 10 (фиг.1). По сигналам синхронизации , поступающим на вход 22 буферного регистра 10 и вход 37; регистра сдвига 8j с выхода 14 блока

20 4 производитс  перемещение информации из буферного регистра 10 в направлении регистра 8 на необходимое число разр дов. Затем на выходы 16 и 17 устройства подаютс  коды, раэре-

25 шающие сдвиг информации в обратном направлении - вправо (или влево) в регистре 8, и влево (или вправо) в буферном регистре 10. По сигнапам синхронизации, поступающим на входы

30 22 и 37; с выхода 14 блока 4, производитс  перемещение информации из регистра 8, в направлении буферного регистра 10 на то же самое число разр дов. После этого полученна  ин-

,, формаци  снимаетс  с выхода 26 регистра 10 и используетс  в блоке 6 сравнени  дл  анализа неисправности. При этом неисправность регистра 8 типа обрыв или замыкание на зем-

4Q лк по имеющейс  информации (тестовый набор; информаци , считываема  с регистра 10; число тактов сдвига) локализуетс  с точностью до одного разр да (при условии справной рабо- 45 ты регистра 10).

Локализацию неисправности сдвиго вого регистра 8| можно по снить на примере неисправности типа замыкание на землю S-ro разр да.

JQДанна  неисправность локализуетс 

на тестовом наборе, состо щем из символов 1 (фиг.11). Тестовый набор через буферный регистр 10 передаетс  в регистр 8« (например, при

ее сдвиге влево) на один разр д. Затем считывание информации регистра 8; сдвига в буферный регистр 10 осу- ществл етс  в обратном направлении. В блоке 6 тестовый набор сравнивает-

с  со сн той информацией. Сигнал неисправности не вырабатываетс  (не исправность в S-M разр де).

Работа в данном режиме повтор ет с  еще несколько раз. Количество сдви. гов информации каждый раз увеличиваетс  на единицу. После передачи информации в регистр 8{ из регистра 10 (при количестве сдвигов, равном S) значение разр дов регистра 8, изображено на фиг.12. После считывани  информации из регистра 8 в регистр 10 значение разр дов регистра 10 изображено на фиг.13. В блоке 6 тестовый набор сравниваетс  с полученной информацией . Так как тестовый-набор v полученна  информаци  не совпадают, то вырабатываетс  сигнал неисправности , сигнализирующий о неисправности 1-го разр да регистра 8; .

При более сложной реализации блока 6 сравнени  возможно вы вление неисправностей также и в регистре 10.

Claims (1)

1. Формула изобретени 

   Устройство дл  контрол  и диагнос тировани  неисправностей логических блоков, содержащее первый и второй демультиплексоры, первый мультиплексор , блок синхронизации, блок зада- ни  режима и блок сравнени , выход которого  вл етс  выходом индикации устройства, а первый и второй информационные входы блока сравнени  соединены соответственно с первым и вторым выходами блока задани  режима , третий и четвертый выходы которого подключены соответственно к входу запуска блока синхронизации и управл ющим входам первого и второго демультиплексоров и первого мультиплексора , с первого по третий выходы блока синхронизации соединены с первым синхровходом блока сравнени  и информационными входами первого и второго демультиплексоров соответственно , информационные выходы первого демультиплексора  вл ютс  выходами устройства дл  подключени  к входам режима одноименных контро-

   Q 0

   5

   30

   35

   40

   45

   50

   лируемых логических блоков, а второй синхровход блока сравнени  подключен к синхровходу устройства и  вл етс  синхровходом контролируемых логических блоков, отличающее с  тем, что, с целью повышени  достоверности контрол , оно содержит m регистров сдвига по числу провер емых логических блоков, буферный регистр и второй мультиплексор, управл ющий вход которого соединен с четвертым выходом блока задани  режима, аыход второго мультиплексора подклкг чен к первому информационному входу буферного регистра, информационные входы второго мультиплексора соединены с первыми информационными выходами одноименных регистров сдвига, первые информационные входы которых подключены к первому информационному выходу буферного регистра, вторые информационные входы регистров сдвига соединены с вторым информационным выходом буферного регистра, вторые информационные выходы регистров сдвига подключены к одноименным информационным входам первого мультиплексора , выход которого соединен с вторым информационным входом буферного регистра , информационные выходы второго демультиплексора подключены к синхровходам Одноименных регистров сдвига, третьи информационные входы и выходы регистров сдвига  вл ютс  соответственно входами и выходами устройства дл  подключени  к информационным выходам и входам одноименных контролируемых логических блоков, синхровход буферного регистра соединен с третьим выходом блока синхронизации , второй выход блока задани  режима подключен к входу начальной установки буферного регистра, четвертый и п тый выходы блока синхронизации соединены соответственно с входами режима регистров сдвига и входом режима буферного регистра, третий информационный выход которого подключен к третьему информационному входу блока сравнени 

   3

   Я

   3

   S3

   §5

   I

   Na

   §

   t:

   & & 01

   VO

   ьл (T

   J

   &J Na

   $

   Г

   .0

   Фиг.З

   61

   о ю а

   iTl

   t

   vO

   №

   ЯГ

   f

   5) /

   Выход Ш генератора /35

   п п п г.

   Выход У37 генграпюро #5

   п п п

   Фаг. 5

   Я/г. В

   -t

   t

   JUUUUL JUUUULJ1 r

   /W Wf Л

   /

   /miiijoc:

   П

   /7

   #

   -t

   t

   /W Wf Л

   П

   Фиг. 7

   s.

   Фаг. В

   I

   V

   I . S

   направлен ив сдбигв 8 регистре 10 при загрузке регистров

   Фиг. 11

   Ш1

   И И

   1

   n-f

   S-1 S

   направление сддиеа в регистре 8 при ко загрузке

   Фаг. 12

   01s-f $ 1 -1  

   - напрадление сдбига в регистре ю при считывании регистра 8

   Фиг. 13

   MiJ

   n-f п