SU1580441A1 - Усилитель считывани - Google Patents

Abstract

Изобретение относитс  к микроэлектронике и может быть использовано при создании интегральных схем. Цель изобретени  - повышение быстродействи . Поставленна  цель осуществл етс  за счет уменьшени  емкости в самыхнапр женных узлах усилител , к которым подключены коллекторы транзисторов источников тока, и уменьшени  логического перепада на его выходе. 1 ил.

Description

Изобретение относитс  к микроэлектронике и может быть использовано при создании интегральных микросхем .

Цель изобретени  - повышение быстродействи  усилител .

На чертеже представлена принципиальна  схема усилител .

Усилитель содержит первый и второй эмиттерные повторители на транзисторах 1 и 2 и первом 3 и втором 4 токозадающих элементах на резисторах , первый и второй генераторы тока на транзисторах 5 и 6 со стабилизирующим элементом 7 на резисторе, дифференциальный каскад на транзисторах 8, 9 и первом 10 и втором 11 нагрузочных элементах на резисторах, первый 12 и второй 13 ограничительные элементы на транзисторах и третий ограничительный элемент 14 на резисторе , первый 15 и второй 16 информационные входы усилител , первый 17, второй 18, тпетий 19 и четвертый 20 информационные впходы усилител , шину 21 питани  и шину 22 нулевого потенциала усилител .

Усилитель работает следующим образом.

Когда на входе 15 логическа  1, а на входе 16 логический О, ток в обоих плечах усилител  определ етс  источником тока на элементах 1, 5 и элементе 3. В этом случае на выходе 17 логическа  1, а так как элемент 11 тоже включен, то на выходе

19будет логический О из-за протекани  тока через элемент 10. На выходе 18 логический О, а на выходе

20логическа  1, так как элемент 9 выключен. При смене входных воздействий состо ни  на выходах мен ютс  на противопопожные. Отношение номиналов элементов 13 и 7 выбираютс  такими, чтобы на элементе 13 падение напр жени  было меньше логического перепада на входе, тем самым уменьшаетс  на эту же самую вeличинv лоё

гический перепад на выходе за счет Повышени  уровн  логического О эмиттерами элементов 12 и 13. Дл  нормальной работы усилител  необходимым  вл етс  равенство номиналов элементов 3 и 4. Элемент 7 необходим дл  задани  тока в эмиттере элементов 11 и 9, достаточного дл  их работы на элементы 10 и 11, служит дл  задани  тока в элемент 13, а также дл  рассасывани  избыточного тока без элементов 5 и 6 при переключе- нии.

В зависимости от конкретного применени  усилител  выходной сигнал снимаетс  либо с выходов 17 и 18, либо с выходов 19 и 20 „ Уровень логической 1 на выходах 17 и 18 равен сумме падений напр жений на база эмиттер ных переходах транзисторов 5 и 11 или-6 и 9 соответственно, уровень логического О меньше на величину падени  напр жени  на элементе 14, которое с целью повышени  быстродействи  выбираетс  очень малым , минимально необходимым дл  срабатывани  (с небольшим запасом) элементам 11 и 9. Уровень логической 1 на выходах 19 и 20 меньше напр жени  питани  на величину падени  напр жени  на элементе 14, котора  очень мала, а уровень логического 0м меньше уровн  логической 1 на величину падени  напр жени  на элементах 10 и 11 соответственно.

Дополнительное повышение быстродействи  получаетс  за счет того, что, по сравнению с известным усилителем , в узлах, где подключены выходы 17 и 18, уменьшена емкость за счет исключени  емкости эмиттеров ограничивающих транзисторов, которые теперь подключены к эмиттерам элементов 1 и 2 и значительно быстрей, чем в известном усилителе, переключаютс  в состо ние логической так как этот процесс не замедл ют элементы 3 и 4 соответственно.

Уменьшение выходного перепада за счет внутреннего встроенного источника опорного напр жени  в цепи эмиттеров элементов 1 и 2 и уменьшение за счет этого емкости в самых напр женных узлах позвол ет существенно повысить быстродействие усилител  считывани .

5

5

0

5

0

5

50

5

Claims (1)

1. Формула изобретени .

   Усилитель считывани , содержащий первый и второй эмиттерные повторители , каждый из которых выполнен на транзисторе и токозадающем элементе на резисторе, дифференциальный каскад на первом и втором транзисторах, первый и второй генераторы тока на транзисторах со стабилизирующим элементом на резисторе, причем первый вывод которого подключен к шине нулевого потенциала усилител  и объединенным эмиттерам транзисторов генераторов тока, базы транзисторов которых подключены к второму выводу резистора стабилизирующего элемента и объединенным эмиттерам транзисторов дифференциального каскада, базы транзисторов которого объединены соответственно с коллекторами транзисторов первого и второго источников тока и подключены соответственно к «первым выводам резисторов первого и второго токозадающих элементов и  вл ютс  соответственно первым и вторым информационными выходами усилител , коллекторы транзисторов дифференциального каскада подключены соответственно к первым выводам резисторов первого и второго нагрузочных элементов и  вл ютс  соответственно третьим и четвертым информационными выходами усилител , коллекторы транзисторов первого и второго эмиттер- ных повторителей подключены к шине питани  усилител , базы  вл ютс  соответственно первым и вторым информационными входами усилител , а эмиттеры подключены соответственно к вторым выводам резисторов первого и второго токозадающих элементов, отличающийс  тем, что, с целью повышени  быстродействи , в него введены первый и второй ограничительные элементы на транзисторах и третий ограничительный элемент на резисторе , первый вывод которого подключен к вторым выводам резисторов нагрузочных элементов и объединенным базам транзисторов ограничительных элементов, коллекторы которых подключены к шине питани  усилител , а эмиттеры подключены соответственно к эмиттерам транзисторов первого и второго эмиттерных повторителей.

   Ю о

   /7о

   022