SU1541617A1 - Устройство отладки микропрограммных блоков - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в устройствах отладки микропрограмм, проверки работоспособности и диагностики аппаратуры микропрограммируемых устройств (МПУ). Цель изобретени  - расширение области применени  за счет возможности совместного использовани  блоков пам ти микропрограмм устройства отладки и отлаживаемого микропрограммного блока. Устройство содержит ЭВМ 1, блок 2 сопр жени , регистр 3 адреса, блок 4 управлени , мультиплексоры 5,8 и 10, блок 6 пам ти трассы, блок 7 пам ти преобразовани  адресов микропрограмм, блок 9 пам ти начальных адресов микропрограмм, блок 11 пам ти микропрограмм, блок элементов И 12. Преобразование виртуального адреса микроинструкции с использованием механизма динамической загрузки позвол ет эмулировать микропрограммы, превышающие объем физической пам ти эмул тора. Блок преобразовани  адреса содержит признак размещени  микропрограммы в ОЗУ эмул тора или в ПЗУ МПУ, что позвол ет разместить отлаживаемую часть микропрограмм в ОЗУ эмул тора и использовать микропрограммы из из ПЗУ МПУ и тем самым сохранить режим реального времени дл  микропрограмм, превышающих объем ОЗУ эмул тора. 3 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано в устройствах отладки микро- 20 программ и дл  проверки работоспособности и диагностики аппаратуры микропроцессорных устройств (МПУ).

Цель изобретени  - расширение области применени  за счет возможности 25 совместного использовани  блоков пам ти микропрограмм устройства,отладки и отлаживаемого микропрограммного блока

На фиг. 1 приведена функц -; опальна  Q схема устройства отладки, на фиг. 2 - функциональна  схеме бчока управлени ; на фиг, 3 - функциональна  схема бло га сопр жени  с ЭВМ,

Устройство дл  отладки (фиг. 1) содержит ЭВМ 1, блок 2 сопр жени , регистр 3 адреса, блок 4 управлени , мультиплексор 5, блок 6 пам ти трассы , блок 7 пам ти преобразовани  адреса } мультиплексор 8, блок 9 пам ти на-дд чальных адресов микропрограмм, мультиплексор 10, блок 11 микропрограммной пам ти, блок 12 элементов И, синхро- вход 13 устройства, входы 14 логических условий устройства, вторые инфор- 45 мациоиные входы 15 устройства, вторые информационные выходы 16 устройства , выход 17 режима устройства, третьи информационные входы 18 устройст35

ва, выход 19 признака останова устройства , первые информационные входы 20 устройства, первые информационные выходы 21 устройства. Позици ми 22-48 обозначены входы и выходы блоков устройства .

Блок 2 сопр жени  (фиг. 2) содержит дешифратор 49, элемент НЕ 50, элементы И 51-54, регистры 55-57 и блоки элементов И 58 и 59. Блок управлени 

0

5

Q

д 5

5

0

5

(фиг. 3) содержит шину 60 признаков останова, блок элементов И 61, регистр 62, блоки элементов И 63 и 64, дешифратор 65, элемент И 66, триггер 67, элемент И 68, схема 69 сравнени , блок 70 схем сравнени , элемент ИЛИ 71, триггер 72, элемент И 73, счетчик 74, элемент И 75, счетчик 76, элементы И 77 и ИЛИ 78.

Устройство работает следующим образом .

Устройство дл  отладки осуществл ет замену ПЗУ микропрограмм отлаживаемого устройства на собственное ОЗУ и управл ет синхрогенератором МПУ. Отлаживаема  микропрограмма (или микропрограмма дл  отладки аппаратной части МПУ) размещаетс  в блоке 11 пам ти. Загрузку микропрограммы осуществл ет ЭВМ 1 побайтно. Дл  этого адрес байта подаетс  через блок 2 сопр жени  в регистр 3 адреса и далее через мультиплексор 8 на адресные входы блока . 11 пам ти. Управление мультиплексором 8 обеспечиваетс  сигналом 36, поступающим с блока 4 управлени . По сигналу 27, поступающему с управл ющего выхода блока 2, производитс  запись информации в блок 11. При исполнении микропрограммы адресна  информаци  на блок 11 поступает через группу информационных входов мультиплексора 8, котора  подключена к блоку 7 пам ти преобразовани  адреса

Рассмотрим работу блока 7 пам ти преобразовани  микропрограммного адреса . Блок 7 осуществл ет преобразование виртуального адреса в физический , так как предполагаетс  иметь физическую пам ть меньшего объема, чем виртуальна  пам ть. Виртуальный и физический адреса имеют различный

формат.Пусть виртуальный адрес имеет следующую структуру: адресные разр ды с 1-го по К-й обеспечивают адресацию внутри страницы, с К+1-го по N-й- номер виртуальной страницы пам ти. Блок 7 пам ти преобразовани  адреса осуществл ет преобразование только номера страницы, оставл   разр ды с 1-го по К-й без изменени .

Таким образом, физический адрес имеет структуру: адресные разр ды с 1-го по К-й обеспечивают адресацию внутри страницы, с K+1-ro по М-й-но- мер физической страницы пам ти. Преобразование адреса осуществл етс  подачей на адресные входы ОЗУ номера виртуальной страницы и считывани  с выходов ОЗУ номера физической страницы со статусной информацией. Статусна  информаци  содержит следующие данные: первый разр д - признак размещени  страницы (в ОЗУ либо в ПЗУ, МПУ); второй - запрос обслуживани  и останова прогона микропрограммы дл  всех виртуальных страниц, работа с которыми запрещена, и дл  страниц, которые не загружены в блок 11 устройства в разр дах с 3-го по (М-К+3)-й указываетс  номер физической страницы. При инициализации в блоке 7 все виртуальные страницы указываютс  незагруженными .

Перед выполнением микропрограммы оператор делав - начальную разметку пам ти, т.е. укатывает тип каждой виртуальной страницы пам ти.Тип страницы определ ет, где размещена данна  страница: в ОЗУ, ПЗУ, либо запрещена дл  работы. При размещении страницы в блоке 11 возможны два варианта: страница размещена посто нно (резидентна  страница) либо загружаетс  по требованию (нерезидентна  страница). В пам ти управл ющей ЭВМ хран тс  типы виртуалышх страниц, их приоритеты дл  программы-загрузчика. Дл  записи статусной информации и номера физической страницы в блок 7 пам ти преобразовани  адреса ЭВМ устанавливает адрес в регистр 3 адреса, адрес передаетс  на адресные входы блока 7 через мультиплексор 5, управл ющий вход

1541617

10

15

20

Блок 4 осуществл ет управление схемой устройства отладки. Дл  наладки аппаратной части и программного обеспечени  МПУ необходимо обеспечить управление выполнением микропрограммы . Б данном устройстве отладки реализованы функции: запуска программы с текущего или заданного адреса , выполнение микропрограммы в непрерывном или пошаговом режиме, останова выполнени  по требованию оператора , заданному адресу, количеству выполненных микрокоманд, по физическим сигналам (логическим услови м), зацикливание определенной части микропрограммы .Регаты выполнени  микропрограммы получаютс  из комбинации функций устройства.

Управление прогоном (выполнением) микропрограммы основано на управлении синхрогенератором налаживаемого МПУ (фиг. 3). Выход элемента И 77 разрешает/запрещает работу синхроге- 25 нератора. Управление прогоном микропрограммы осуществл етс  с помощью управл ющего регистра 62. На входы элемента И 77 поступают сигналы управлени : с выхода блока 7 ОЗУ преобразовани  адреса (сигнал 45), с выхода триггера 72, обеспечивающего пошаговый режим работы, с четвертого выхода регистра 62 управлени  - сигнал разрешени  работы от ЭВМ, с выхода элемента И 73,  вл ющийс  сигналом прекращени  работы от схем останова по услови м (по адресу, количеству выполненных микроинструкций, физическим сигналам (логическим услови м)).

Сигнал, поступающий с п того выхода регистра 62 на первый вход элемента 66, управл ет разрешением/запрещением пошагового режима работы устройства. Если данный сигнал установлен в состо ние логической 1, то синхросигнал проходит через элемент 66 на вход триггера 72, устанавливает триггер 72 в состо ние запрета работы синхрогенератора МПУ (состо ние логического О) и останавливает выполнение микропрограммы. Если данный сигнал установлен в состо ние логического О, то элемент 66 запрещает прохождение синхросигнала на вход трнгге30

35

40

45

50

торого соединен с выходом 33 блока 3,- ра 72 и пошагового останова при выполнеобходима  информаци  передаетс  по шине 28 данных блока 2 сопр жени  с блоком 1 ЭВМ, сигнал 35 управл ет записью в блок 7.

нении микропрограммы не происходит. В данной схеме управлени  реализованы функции останова выполнени  микропрограммы по заданному адресу, колнчест- о1541617

0

Блок 4 осуществл ет управление схемой устройства отладки. Дл  наладки аппаратной части и программного обеспечени  МПУ необходимо обеспечить управление выполнением микропрограммы . Б данном устройстве отладки реализованы функции: запуска программы с текущего или заданного адреса , выполнение микропрограммы в непрерывном или пошаговом режиме, останова выполнени  по требованию оператора , заданному адресу, количеству выполненных микрокоманд, по физическим сигналам (логическим услови м), зацикливание определенной части микропрограммы .Регаты выполнени  микропрограммы получаютс  из комбинации функций устройства.

Управление прогоном (выполнением) микропрограммы основано на управлении синхрогенератором налаживаемого МПУ (фиг. 3). Выход элемента И 77 разрешает/запрещает работу синхроге- 5 нератора. Управление прогоном микропрограммы осуществл етс  с помощью управл ющего регистра 62. На входы элемента И 77 поступают сигналы управлени : с выхода блока 7 ОЗУ преобразовани  адреса (сигнал 45), с выхода триггера 72, обеспечивающего пошаговый режим работы, с четвертого выхода регистра 62 управлени  - сигнал разрешени  работы от ЭВМ, с выхода элемента И 73,  вл ющийс  сигналом прекращени  работы от схем останова по услови м (по адресу, количеству выполненных микроинструкций, физическим сигналам (логическим услови м)).

Сигнал, поступающий с п того выхода регистра 62 на первый вход элемента 66, управл ет разрешением/запрещением пошагового режима работы устройства. Если данный сигнал установлен в состо ние логической 1, то синхросигнал проходит через элемент 66 на вход триггера 72, устанавливает триггер 72 в состо ние запрета работы синхрогенератора МПУ (состо ние логического О) и останавливает выполнение микропрограммы. Если данный сигнал установлен в состо ние логического О, то элемент 66 запрещает прохождение синхросигнала на вход трнгге0

5

0

5

0

нении микропрограммы не происходит. В данной схеме управлени  реализованы функции останова выполнени  микропрограммы по заданному адресу, колнчеству выполненных никроинструкций, по физическим сигналам пользовател .

В начальный момент выполнени  микропрограммы состо ние схемы налаживаемого ЦПУ неопределенно, и могут возникнуть услови  останова, которые не позвол т начать выполнение микропрограммы . Поэтому дл  выполнени  первого шага необходимо запретить работу схем останова по услови м до по влени  первого синхросигнала. Это обеспечивает триггер 67 запрета работы схем останова. Сигнал логического О с выхода триггер 67 поступает на вход элемента И 73, запреща  прохождение сигнала останова по услови м, подключенного к второму входу элемента И 73. Синхросигнал 13 поступает на

5

соединен с вторым входом элемента И 73. Выход элемента И 73 соединен с одним из входов элемента И 77, осуществл ющего управление синхрогенерато- ром рарабатываемого МПУ. Периодическим опросом блоков 61 и 63 устройства управл юща  ЭВМ определ ет момент и причину останова выполнени  микропрограммы . ЭВМ подтверждает останов прогона переключением уровн  сигнала 79. Блок 61 служит дл  передачи по стане 28 данных информации из устройства в управл ющую ЭВМ. Блок 64 обеспечивает считывание микропрограммного адреса в блок ЭВМ. Дешифратор 65  вл етс  распределителем стробирующих импульсов записи и чтени . На информационные входы 29 дешифратора 65

второй вход триггера 67 и устанавлива-, поступает адрес и з блока 2 сопр жеет триггер 67 в состо ние логической 1, разреша  работу схем останова по услови м. Функци  останова по заданному адресу обеспечиваетс  схемой 69 сравнени , перва  группа входов кото- 25 рого подключена к регистру 62, где указан адрес останова, а втора  группа входов подключена к шине 15, на которую поступает микропрограммный адрес. Сигнал разрешени /запрещени  останова зо прогона по схеме сравнени  поступает на первый вход элемента 75. Если данный , сигнал установлен в логическую 1, то элемент И 75 пропускает t-игна ,

ни  с блоком 1 ЭВМ, а на управл ющий вход дешифратора 65 поступает сигнал записи или чтени  из блока 2. Дешифратор 65 вырабатывает сигналы: 33 - записи в регистр 3 адреса, 35 - запи си в блок 7 пам ти преобразовани  адреса, 38 - записи в блок 9 пам ти начальны адресов, 39 - чтени  из блока 6 ОЗУ трассы.

Выходы 34, 36 и 37 регистра 62 управлени  служат дл  переключени  мультиплексоров 5, 8 и 10, обеспечивающих передачу адресов дл  блока 7 пам ти преобразовани  адреса, блока 1 пам ти микропрограмм и блока 9 пам ти начальных адресов микропрограмм .

останова со схемы 69 сравнени , з про тивном случае запрещает прохождение,

Функци  останова по количеству выполненных микроинструкций обеспечиваетс  счетчиком 74, на вычитающий вход которого подан синхросигнал с разрабатываемого МПУ. Информационные входы счетчика 74 подключены к регистру 62 и обеспечивают установ начального состо ни  счетчика.

Блок 70 схем сравнени  обеспечивает щий вход счетчика 76, уменьша  адрес

останов выполнени  микропрограммы по заданным уровн м сигналов. Перва  и втора  группы информационных входов схем сравнени  блока 70 соединены с регистром 62, обеспечива  фиксацию уровней срабатывани  и сигналов разрешени  срабатывани  (маска). Треть  группа входов подключена непосредственно к входам 14 физических сигналов (логических условий).

Выходы схемы 69 сравнени , счетчика 74 количества выполненных микроинструкций и блока 70 подключены к входам элемента ИЛИ 78, выход которого

о

5

0

ни  с блоком 1 ЭВМ, а на управл ющий вход дешифратора 65 поступает сигнал записи или чтени  из блока 2. Дешифратор 65 вырабатывает сигналы: 33 - записи в регистр 3 адреса, 35 - записи в блок 7 пам ти преобразовани  адреса, 38 - записи в блок 9 пам ти начальны адресов, 39 - чтени  из блока 6 ОЗУ трассы.

Выходы 34, 36 и 37 регистра 62 управлени  служат дл  переключени  мультиплексоров 5, 8 и 10, обеспечивающих передачу адресов дл  блока 7 пам ти преобразовани  адреса, блока 1 пам ти микропрограмм и блока 9 пам ти начальных адресов микропрограмм .

Счетчик 76 вырабатывает адрес дл  управлени  блоком 6 пам ти трассы.Ча счетный вход счетчика через элемент ИЛИ 71 пода-н синхросигнал, увеличивающий адрес на единицу при выполнении каждой микроинструкции. Сигнал чтени  блока 6 пам ти поступает на вычитаю0

5

после каждого считывани  данных. С выхода дешифратора 65 вырабатываютс  сигналы дл  восстановлени  содержимого счетчика 76 после считывани  ОЗУ трассы.

Режимы работы устройства (непрерывный или пошаговый, с прогоном с текущего или заданного адреса, с остановом по адресу или через определенное число иагов, с возможностью продолжени  прогона или зацикливани  части микропрограммы после останова) определ ютс  различными комбинаци ми способов запуска и останова исполнени 

9 154

микропрограммы. Рассмотрим работу устройства при различных способах запуска и останова исполнени  микропрограммы .

При запуске микропрограммы с теку- щего микропрограммного адреса управл юща  программа устанавливает соответствующий разр д управл ющего регистра 62, и сигнал 79 поступает на входы элемента И 77.Если остальные входы элемента И 77 наход тс  в состо нии логической 1 (т.е. страница с текущим микропрограммным адресом загружена в блок 11, не заданы пошаго- вый режим исполнени  микроинструкций останов по услови м), то сигнал с выхода элемента И 77, поступающий на входы управлени  синхрогенератора отлаживаемого Т1ПУ, разрешает его работу. Процессор МПУ начинает исполн ть микроинструкции . Старшие разр ды микропрограммного адреса (с K+1-ro по Ы-й), определ ющие номер виртуальной страницы , через мультиплексор 5 поступают на адресные входы блока 7 пам ти преобразовани  адреса. С выходов блока 7 считываетс  номер соответствующей физической страницы и через мультиплексор 8 вместе с младшими разр да- ми (с 1-го по К-й) микропрограммного адреса, обеспечивающими адресацию внутри страницы, подаютс  на адресные входы блока 11. Если страница, к которой идет обращение, загружена в блок 11, то с блока 7 на входы элементов 4 блока 12 поступает сигнал 44, разрешающий прохождение микроинструкции на исполнение в отлаживаемое МПУ.

Если в ходе выполнени  микропро- граммы возникает обращение к странице , размещенной в ПЗУ и МПУ, то по сигналу 44 с выхода блока 7, поступающему на входы блока 12, выходы блока 1 2 перевод тс  в высокоимпедансное состо ние, т.е. запрещаетс  прохождение микроинструкции из блока 11 в отлаживаемое МПУ, а в отлаживаемое МПУ поступает сигнал 17 разрешени  работы ПЗУ, и процессор отлаживаемого МПУ исполн ет микроинструкции, размещенные в ПЗУ отлаживаемого МПУ.

Если в ходе выполнени  микропрограммы возникает обращение к запрещенной странице, то с выхода блока 7 сиг.- нал 45 останова прогона микропрограммы поступает на элемент И 77, сигнал с выхода которого запрещает работу синхронизатора отлаживаемого МПУ. Одно

5 0

« 0

с

5

1710

временно сигнал 45 через блок 2 сопр жени  поступает в ЭВМ 1 и устанавливает запрос 26 на прерывание обработки останова. Программа обработки прерывани  указывает оператору на обращение к запрещенной странице пам ти.

Если в ходе выполнени  микропрограммы возникает обращение к незагруженной странице, то с выхода блока 7 сигнал 45 останова прогона микропрограммы поступает на элемент И 77, сигнал с выхода которого запрещает работу синхронизатора отлаживаемого МПУ. Одновременно сигнал 45 через блок 2 сопр жени  поступает в ЭВМ и устанавливает запрос на прерывание обработки останова. Программа обработки прерывани  снимает сигнал 79, запреща  дальнейшее выполнение микропрограммы , провер ет причину останова, определ ет кака  из физических страниц в данный момент не загружена или если такой нет, то среды загруженных нерезидентных страниц пам ти определ етс  наименее используема  страница , вычисл етс  ее физический адрес и загрузка проводитс  на место наименее используемой страницы. Програм- ма обработки прерывани  осуществл ет загрузку микропрограммы побайтно. Адрес байта подаетс  через блок 2 сопр жени  с ЭВМ в регистр 3 адреса и записываетс  в нем по сигналу 33, поступающему с распределител  стро- бирующих импульсов записи дешифратора 65. Далее этот адрес поступает на адресные входы блока 11 через мультиплексор 8 адреса при наличии на управл ющем входе 36 мультиплексора сигнала с выхода управл ющего регистра 62, в котором программой обработки прерывани  устанавливаетс  соответствующий разр д. Запись байта микроконструкции , поступающего по двунаправленной шине 28 данных блока 2 сопр жени  с ЭВМ на входы данных блока 11, лроводитс  по сигналу записи, поступающему с управл ющего выхода блока 2 сопр жени .

Далее программа обработки прерывани  производит коррекцию статуса страниц в блоке 7 пам ти преобразовани  адреса: удаленна  страница отмечаетс  незагруженной, а дл  вновь загруженной указываетс  физический адрес. Коррекци  статуса страниц осуществл етс  по сигналу 35 записи в блок 7, поступающему с дешифратора 65. Запись

нового статуса соответствующей страницы , поступающего по шине 28 данных блока 2 сопр жени  с ЭВМ на входы данных блока 7, производитс  по адресу, установленному в регистре 3 адреса и переданному через мультиплексор 5 на адресные входы блока 7.

После этого программа обработки прерывани  устанавливает соответствующий разр д в регистре 62 и с помощью сигнала 34 переключает мультиплексор 5, при этом на адресные входы блока 7 вновь поступает адрес новой страницы . Поскольку соответствующий бит в статусе этой страницы сброшен, то сигнал 45 снимаетс . Установ сигнала 79 приводит к включению синхрогенера- тора и продолжению выполнени  микропрограммы .

Работа устройства при запуске микропрограммы с заданного адреса происходит аналогично работе при запуске с текущего адреса за исключением того что предварительно выполн етс  инструкци  безусловного перехода, записанна  в блоке 11. Управл юща  программа записывает в микроинструкцию безусловного перехода заданный стартовый адрес, устанавливает в регистре 3 адрес микроинструкции безусловного перехода, переключает мультиплексор 8 на передачу адреса из регистра 3 па адресные входы блока 11э затем пзрезс дит эмул тор в пошаговый режим и выполн ет одну микроинструкциго. Дальнейшее выполнение микропрограммы происходит как при запуске с текущего адреса.

При пошаговом режиме работы устройства управл юща  программа устанавливает в регистре 62 соответствующий бит, и по фронту сигнала 79 с выхода регистра 62 устанавливаетс  триггер t 72. Сигнал 79 и сигнал разрешени  с выхода триггера 72 поступают на входы элемента И 77, разреша  работу син- хрогенератора МПУ.

С генератора МПУ синхросигнал 13 поступает на вход элемента И 66. Сиг- нал, поступающий с выхода регистра 62 на первый вход элемента И 66 и управл ющий разрешением-запрещением пошагового режима работы эмул тора, устанавливаетс  управл ющей программой в состо ние логической I, и элемент И 66 пропускает синхросигнал 13 на вхоц триггера 72, устанавлива  триггер 72 в состо ние запрета рабо

0

5

0

5

0

5

0

5

ты синхрогенератора МПУ. Сигнал с выхода триггера 72 поступает на вход элемента И 77 и останавливает выполнение микропрограммы. Если пошаговый режим не задан, т.е. сигнал с п того выхода регистра 62 запрещает прохождение синхросигнала на вход триггера 72 через элемент И 66, пошагового останова при выполнении микропрограммы не происходит.

В данной схеме управлени  реализованы функции останова выполнени  микропрограммы по заданному адресу, количеству выполненных микроинструкций, по физическим сигналам с отлаживаемого МПУ.

Дл  выполнени  первого шага запрещаетс  работа схем останова по услови м до по влени  первого синхросигнала . Сигнал 79 ратпешени  выполнени  микропрограммы фронтом устанавливает триггер 67 в состо ние запрета рабо ы схем останова. Сигнал с выхода триггера 67 поступает на вход элемента И 73, запреща  прохождение сигнала останова по услови м подключенного к второму входу элемента И 73. Синхросигнал 13 поступает на второй вход триггера 67 и устанавливает его в состо ние логической единицы, разреша  элементу И 73 пропускать сигнал останова по услови м с выхода элемента ИЛИ 78 на вход элемента И 77.

Если задан останов по заданному адресу, то в регистр 62 перед началом исполнени  микропрограммы записываетс  заданный адрес останова и устанавливаетс  разр д, сигнал с выхода которого разрешает прохождение сигнала с выхода схемы 69 сравнени  через элемент И 75. Если в процессе исполнени  микропрограммы установлено, что адрес останова, заданный в регистре 63, совпал с микропрограммным адресом, поступающим по шине 15 из отлаживаемого МПУ, то сигнал с выхода компаратора 69 через открытые элементы И 75, ИЛИ 78 и И 73 поступает на вход элемента И 77, сигнал с выхода которого отключает синхрогенератор МПУ.

Если задан останов по количеству выполненных микроинструкций, то в счетчик 74 перед началом исполнени  микропрограммы через регистр 62 записываетс  заданное число микроинструкций . В процессе исполнени  микропрограммы по каждому тактовому сигна13

лу 13, поступающему с отлаживаемого МПУ на вычитающий вход счетчика 74, из заданного числа вычитаетс  единица . Когда содержимое счетчика установитс  равным нулю, то сигнал с выхода счетчика 74 через открытые элементы ИЛИ 78 и И 73 поступает на вхо элемента И 77, сигнал с выхода которого отключает синхрогенератор МПУ.

Если задан останов по физическому сигналу, то перед началом исполнени  микропрограммы в регистр 62 записываетс  логический уровень сигнала, п которому должен произойти останов, и устанавливаетс  разр д, сигнал с выхода которого разрешает работу одной из схем сравнени  блока 70. Если в процессе исполнени  микропрограммы

блоком 70 установлено, что логический 20 ходами устройства отладки, вторые ин- уровень сигнала, заданный в регистре формационные входы которого соедине- 62, совпадает с уровнем физического ны с информационными входами блока па- сигнала 14, поступающего из отлаживав- м ти трассы, с первыми входами элеменмого МПУ, то сигнал с выходов блока 70 через открытые элементы ИЛИ 78 и И 73 поступает на вход элемента И 77, сигнал с выхода которого отключает синхрогенератор МПУ.

Claims (1)

1. Формула изобретени 

   Устройство дл  отладки микропрограммных блоков, содержащее блок сопр жени , регистр адреса, первый и второй

   тов И второго блока, с первыми входа- 25 ми схемы сравнени  и первыми информационными входами третьего мультиплексора , выходы которого соединены с ад - ресными входами блока пам ти преобразований адреса, выходы которого сое- 30 динены с первыми информационными входами второго мультиплексора, выходы которого соединены с адресными входами блока пам ти микропрограмм, выходы которого соединены с первыми входами элементов И первого блока, вторые входы которых соединены с вторым выходом блока пам ти преобразований адреса , третий выход которого соединен с выходом режима устройства отладки,

   35

   мультиплексоры, блок пам ти микропрограмм , блок пам ти начальных адресов, блок пам ти трассы, причем адресные входы устройства дл  подключени  к адресным выходам отлаживающей электронной вычислительной машины, информаци- 40 третьи информационные входы которого онные входы-выходы устройства дл  под- соединены с первыми входами элементов

   ключени  к мине данных отлаживающей электронной вычислительной машины, выход признака ввода, выход признака вывода и вход прерывани  устройства дл  подключени  к шине управлени  отлаживающей электронной вычислительной машины соединены соответственно с информационными входами, первыми информационными входами-выходами, первым и вторым управл ющими входами и первым управл ющим выходом блока сопр жени , первые информационные входы устройства отладки соединены с первыми информационными входами первого мультиплексора, выходы которого соединены с адресными входами блока пам ти начальных адресов, выходы которого соединены с первыми ин1617

   14

   формационными выходами устройства отладки, отличающеес  тем, что, с целью расширени  области применени  за счет возможности совместного использовани  блоков пам ти микропрограмм устройства отладки и отлаживаемого микропрограммного блока, устройство отладки дополнительно содержит третий мультиплексор, блок пам ти преобразовани  адреса, дешифратор , регистр и с первого по четвертый блоки элементов И, первый и второй элементы ИЛИ, с первого по п тый эле- 5 менты И, первый и второй триггеры, первый л второй счетчики, схему сравнени , блок схем сравнени , причем выходы элементов И первого блока соединены с вторыми информационными вы0

   тов И второго блока, с первыми входа- ми схемы сравнени  и первыми информационными входами третьего мультиплексора , выходы которого соединены с ад - ресными входами блока пам ти преобразований адреса, выходы которого сое- динены с первыми информационными входами второго мультиплексора, выходы которого соединены с адресными входами блока пам ти микропрограмм, выходы которого соединены с первыми входами элементов И первого блока, вторые входы которых соединены с вторым выходом блока пам ти преобразований адреса , третий выход которого соединен с выходом режима устройства отладки,

   третьи информационные входы которого соединены с первыми входами элементов

   И третьего блока, выходы элементов И второго, третьего и четвертого блоков объединены и соединены с информационными входами регистра, с информационными входами блока пам ти начальных адресов, с выходам блока пам ти трассы , с информационными входами блока пам ти микропрограмм, с информацнонными входами регистра адреса, с информационными входами блока пам ти пре- образовашш адреса и с вторыми входами-выходами блока сопр жени , второй и третий управл ющие выходы которого соединены соответственно с входом управлени  записью блока микропрограммной пам ти и со стробирующим входом дешифратора, информационные входы которого соединены с информационными

   15

   выходами блока сопр жени , четвертый управл ющий выход которого соединен с первыми входами элементов И четвертого и вторыми входами элементов И третьего блоков, а первый выход дешиф- ратора соединен с вычитающим входом первого счетчика и с входом управлени  чтением блока пам ти трассы, адресные входы которого соединены с выходами первого счётчика, суммирующий вход которого соединен с выходом первого элемента ИЛИ, первый вход которого соединен с первыми входами пер

   вого и второго элементов И, с входом ., третий входы которого соединены соотуправлени  записью блока пам ти трассы , с входом установки в 1 первого триггера и с синхровходом устройства отладки, входы логических условий которого соединены с первыми информационными входами схем сравнений блока, вторые информационные входы и входы разрешени  схем сравнений блока соединены соответственно с выходами первой и второй групп регистра, выходы третьей группы которого соединены с вторыми информационными входами схемы сравнени , выход которой соединен с первым входом третьего элемента И, второй вход которого соединен с первым выходом регистра, с второго по седьмой выходы дешифратора соединены соответственно с входами управлеги  записью регистра адреса, блока преобразований адреса и блока памнти начальных адресов, с вторым гкодом первого элемента ИЛИ, с синхровходом второго счетчика и с входом записи регистра, восьмой выход дешифратора соединен с вторыми входами элементов И второго блока, выходы четвертой группы регистра соединены с информационными входами второго счетчика,

   20

   25

   30

   35

   40

   ветственно с выходом второго триггера и инверсным выходом п того элемента И, первый и второй входы которого сЬединены соответственно с выходами первого триггера и второго элемента ИЛИ, первый и второй входы которого соединены соответственно с выходом равенства нулю второго счетчика и выходом элемента И, остальные входы третьего элемента ИЛИ соединены с выходами схем сравнени  блока, выход равенства нулю счетчика, выходы третьего и четвертого элементов И и выходы схем сравнени  блока объединены и соединены с вторыми входами элементов И четвертого , выход второго элемента И соединен с вычитаю- DtHM входом второго счетчика, четвертью выход блока пам ти преобразований адреса соединен с четвертым входом четвертого элемента И и с третьим управл ющим входом блока сопр жени , выходы регистра адреса соединены с вторыми информационными пходаьш первого , второго и третьего мультиплексоров , выход первого элемента И соединен с входом установки второго триггера .

   16

   с второго по шестой выходы регистра соединены с входами управлени  первого , второго и третьего мультиплексоров и с вторыми входами первого и второго элементов И, седьмой выход регистра соединен с первым входом четвертого элемента И и с синхровходами первого и второго регистров, информационные входы которых соединены соответственно с шинами логических нул  и единицы устройства отладки, выход признака останова которого соединен с выходом четвертого элемента И, второй и

   0

   5

   0

   5

   0

   ветственно с выходом второго триггера и инверсным выходом п того элемента И, первый и второй входы которого сЬединены соответственно с выходами первого триггера и второго элемента ИЛИ, первый и второй входы которого соединены соответственно с выходом равенства нулю второго счетчика и выходом элемента И, остальные входы третьего элемента ИЛИ соединены с выходами схем сравнени  блока, выход равенства нулю счетчика, выходы третьего и четвертого элементов И и выходы схем сравнени  блока объединены и соединены с вторыми входами элементов И четвертого , выход второго элемента И соединен с вычитаю- DtHM входом второго счетчика, четвертью выход блока пам ти преобразований адреса соединен с четвертым входом четвертого элемента И и с третьим управл ющим входом блока сопр жени , выходы регистра адреса соединены с вторыми информационными пходаьш первого , второго и третьего мультиплексоров , выход первого элемента И соединен с входом установки второго триггера .