SU1510105A1 - Устройство дл передачи и приема данных - Google Patents

Abstract

Изобретение относитс  к технике св зи. Цель изобретени  - увеличение пропускной способности устройства в полудуплексном режиме работы. Устройство содержит тактовый генератор 1, усилитель 2, фильтр 3 нижних частот, формирователь 4 пр моугольных импульсов, счетчики 5 и 28 числа прин тых и переданных бит, дешифраторы 6 и 29 числа прин тых и переданных бит, формирователи 7 и 27 коротких импульсов, блоки 8,13,14 и 26 задержки, счетчик 9 тактовых импульсов, дешифратор 10 длительности входных импульсов, триггер 11 значени  бита, триггер 12 синхронизации, регистры 15 и 21 сдвига, буферный регистр 16, блок потребител  17 информации, делители 18 и 22 частоты, блок 19 контрол  св зи, коммутаторы 20 и 24, мультиплексор 23, элемент И 25, Д-триггер 30 формировани  импульса синхронизации, источник 31 информации и линию св зи 32. Цель достигаетс  за счет увеличени  скорости передачи информации от источника 31 с помощью введенных делител  18, блока 19 контрол  св зи и коммутаторов 20 и 24, обеспечивающих либо прекращение передачи данных, либо ее продолжение. 2 ил.

Description

31510

Изобретение относитс  к технике св зи и может использоватьс  при построении полудуплексных приемопередатчиков цифровой информации.

Цель изобретени  - увеличение пропускной способности в полудуплексном режиме работы.

На фиг.1 приведена структурна  электрическа  схема устройстваj на фиг.2 - временные диаграммы, по сн - к цие его работу.

Устройство содержит тактовый генератор 1, усилитель 2, фильтр 3 нижних частот, формирователь 4 пр моуголь- ных импульсов, счетчик 5 числа прин тых бит, дешифратор 6 числа прин тых бит, первый формирователь 7 коротких импульсов, первьм блок 8 задержки, счетчик 9 тактовых импульсов, дешиф- ратор 10 длительности входных импульсов , триггер 11 значени  бита, триггер 12 синхронизации, второй 13 и третий 14 блоки задержки, первый регистр 15 сдвига, буферный регистр 16 блок 17 потребител  информации, второй делитель 18 частоты, блок 19 контрол  св зи, первый коммутатор 20, второй регистр 21 сдвига, первый делитель 22 частоты, мультиплексор 23, второй коммутатор 24, элемент И 25, четвертый блок 26 задержки, второй формирователь 27 коротких импульсов, счетчик 28 числа переданных бит, дешифратор 29 числа переданных бит, D-триггер 30 формировани  импульса синхронизации, источник 31 информации , линию 32 св зи.

Устройство работает следующим образом .

Делитель 22 частоты делит входную частоту тактового генератора 1 и формирует три последовательности импульсов различной длительности, поступающие на входы мультиплексора 23. Вы- бор последовательности импульсов и их длительность на выходе мультиплексора 23 зависит от значени  сигналов на его управл ющих входах. С помощью формировател  27 коротких импульсов по заднему фронту каждого импульса происходит сброс счетчиков делител  22 частоты дл  получени  импульсов со скважностью 1/2. Данные от источника 31 информации записываютс  в параллельном коде в регистр 21. Строб сопровождени  данных устанавливает в О счетчик 28 бит. Очередным задним фронтом импульса с. выхода мультиплексора 23 D-триггер 30 устанавливаетс  в состо ние, разрешающее через элемент И 25 выполнение сдвига в регистре 21 и счет числа переданных бит счетчиком 28. Кроме того, на управл ющем входе мультиплексора 23 устанавливаетс  зна чение сигнала, обеспечивающее формирование импульсов длительностью Т и Т в зависимости от значени  сигнала на выходе регистра 21. После передачи всех бит данных в счетчике 28 устанавливаетс  код, равный числу передаваемых бит, и на выходе дешифратора 29 по вл етс  сигнал готовности к передаче очередного пол  данных, поступающий к источнику 31 информации. Этим сигналом D-триггер 30 устанавливаетс  в состо ние, обеспечивающее формирование мультиплексором 23 импульсов синхронизации длительностью Т.

С выхода мультиплексора 23 через коммутатор 24 импульсы поступают в линию 32 св зи и на вход усилител  2. Усиленный аналоговый сигнал посту- |пает через фильтр 3 нижних частот, необходимый дл  защиты от высокочастотных помех, на формирователь 4 пр моугольных импульсов. Определение длительности прин тых импульсов осуществл етс  счетчиком 9 и дещифра- тором 10. При поступлении импульса синхронизации на первом и втором выходах дешифратора 10, соответствующих 0, 0,75Тз при ,j:Tj 1:2:4, по вл ютс  импульсы, устанав- ливан цие триггеры 11 и 12 в состо ние 1. Сброс триггеров 11 и 12 происходит в моменты времени, когда наступает пауза между импульсами. По заднему фронту импульса синхронизации с выхода блока 14 задержки происходит переход триггера делител  18 частоты в инверсное состо ние и разрыв цепи коммутаторами 20 и 24, т.е. прекращение передачи данных. Одновременно выдаетс  разрешение на счет счетчику 5 прин тых бит и счетчику блока 19 контрол  св зи.

При поступлении сигнала от корреспондента с линии 32 св зи осуществл етс  определение длительности поступающих импульсов счетчиком 9, дешифратором 10, триггерами 11 и 12 и последовательна  запись значени  прин тых бит в регистр 15 по заднему фронту импульсов. После того, как код в счетчике 5 числа прин тых бит

будет равен бит в принимаемом поле информации, сигнал на выходе дешифратора 6 изменит свое значение, что приведет к формированию короткого пр моугольного импульса строба сопровождени  данных первым формирователем 7 коротких импульсов. Импульс, задержанный блоком 8 задержки, поступает на управл ющий вход буферного регистра 16 и производит запись данных параллельным кодом из регистра 15 в буферный регистр 16. Задержка в блоке 8 необходима дл  завершени  операций сдвига в регистре 15, одновременно строб с выхода блока 8 поступает в блок 17 потребител  информации , сообща  о том, что в буферный регистр 16 занесены новые данные.

Далее прием ведетс  до поступлени  импульса синхронизации от корреспондента с линии 32 св зи. По этому импульсу происходит очередное изменение состо ни  триггера делител  18 частоты, привод щее к запрещению счета числа прин тых бит счетчиком 5, установке в О счетчика 5 и блока 19 и к замьТканию цепей в коммутаторах 20 и 24, т„е. к продолжению передачи данных.

При отсутствии сигналов от корреспондента при начальном вхождении в св зь или при сбо х в линии св зи сигнал с выхода блока 19 контрол  с задержкой относительно начала момента приема большей, чем необходимое врем  передачи пол  информации, принудительно устанавливает триггер делител  18 частоты в состо ние, обеспечивающее продолжение передачи. При этом происходит установка в О счетчика блока 19 и прекращение принудительной установки. Врем  задержки блока 19 должно быть не меньше времени приема наибольшего по времени пол  данных.

Использование в блоке 19 контрол  св зи счетчика вместо реле времени с фиксированной задержкой позвол ет мен ть задержку принудительной установки блоком 19 одновременно с перестройкой частоты тактового генератора .

На фиг.2 показана форма сигналов в линии св зи при передаче информации байт за байтом, Отмеченные штриховкой импульсы относ тс  к первому устройству дл  передачи данных, а неотмеченные импульсы - к второму. На

фиг,2а показана форма сигналов при отсуствии информации у обоих источников ,- на фиг.26 - при информацией байт за байтом, на фиг.2в - при передаче информацией только от второго источника и отсутствии ее у первого источника. В первом случае устройства передают только импульсы

синхроннзахщи с длительностью Т, во втором кажда  группа информационных импульсов с длительностью Т и Т завершаетс  импульсом синхронизации Т, после чего лини  св зи предоставл етс  другому источ1даку информации дл  передачи своего пол  информации. Если пол  небольшие (не более одного байта), то переключение с приема на передачу и наоборот будет происходить

очень часто, обеспечива  дл  источников режим, близкий к дуплексному. В третьем случае первое устройство передает только импульсы синхронизации, сигнализирующие второму устройству,

что лини  св зи свободна. В этом случае скорость передачи информации от первого источника увеличитс  и может стать равной 0,8 от средней скорости передачи в известном устройстве.

формула изобретени 

5

Устройство дл  передачи и приема данных, содержащее последовательно соединенные усилитель, фильтр нижних частот, формирователь пр моугольных импульсов, счетчик числа прин тых бит, дешифратор числа прин тых бит,

д первый формирователь коротких импульсов и первый блок задержки, последовательно соединенные тактовый генератор , счетчик тактовых импульсов и дешифратор длительности входных

e импульсов, послвдовательно соединенные триггер значени  бита и второй блок задержки, последовательно соединенные триггер синхронизации и третий блок задержки, последовательно

g соединенные первьй регистр сдвига, буферный регистр и блок потребител  информации, последовательно соединенные источник информации и вто- рой регистр сдвига, последователь- , но соединенные элемент И, счет- - чик числа переданных бит, дешифратор числа переданных бит, D-триггер формировани , импульса синхронизации и четвертый блок задержки, последовательно соединенные второй формирователь коротких импульсов, первый делитель частоты и мультиплексор, выход которого подключен к входу второго формировател  коротких импульсов, вход усилител  подключен к линии св зи , выход формировател  пр моугольных импульсов соединен с установочным входом счетчика тактовых импульсов, . с тактовым входом первого регистра сдвига и с первыми входами триггера значени  бита и триггера синхронизации , -первый и второй выходы дешифратора длительности входных импульсов подключены соответственно к второму входу триггера значени  бита и к второму входу триггера синхронизации, выход второго блока задержки соединен с информационным входом первого ре- гистра сдвига, выход первого блока задержки подключен к вторым входам буферного репнстра и блока потребител  информацииi выход строба сопровождени  данных соединен с установочными входами второго регистра сдвига и счетчика числа переданных.бит, выход элемента И подключен к тактовому входу второго регистра сдвига, выход которого соединен с первым управл ю- щим входом мультиплексора, выход четвертого блока задержки подключен к первому входу элемента Инк второму управл ющему входу мультиплексора.

выход которого соединен с вторым входом элемента И и с тактовым входом D-триггера формировани  импульса синхронизации , информационный вход которого заземлен, а выход дешифратора числа переданных бит подключен к входу источника информации, отличающеес  тем, что, с целью увеличени  пропускной способности в полудуплексном режиме работы, введены первый и второй коммутаторы, блок контрол  св зи и второй, делитель частоты , причем выход тактового генератора подключен к счетному входу первого делител  частоты через первый коммутатор, выход мультиплексора соединен с линией св зи через второй коммутатор, выход второго делител  частоты подключен к управл ющим входам первого и второго ксгммутаторов и к установочным входам счетчика числа прин тых бит и блока контрол  св зи, выход которого соединен с установочным входом второго делител  частоты, выхо третьего блока задержки подключен к тактовому входу второго делител  частоты , а выход тактового генератора соединен с регулирующим входом блока контрол  св зи, выполненного в виде счетчика, счетный вход которого  вл етс  регулирующим, а установочный вход - управл ющим

Claims (1)

1. ’Формула изобретения

   Устройство для передачи и приема ‘данных, содержащее последовательно соединенные усилитель, фильтр нижних частот, формирователь прямоугольных импульсов, счетчик числа принятых бит, дешифратор числа принятых бит, первый формирователь коротких импульсов и первый блок задержки, последовательно соединенные тактовый генератор, счетчик тактовых импульсов и дешифратор длительности входных импульсов, последовательно соединенные триггер значения бита и второй блок задержки, последовательно соединенные триггер синхронизации и третий блок задержки, последовательно соединенные первый регистр сдвига, буферный регистр и блок потребителя информации, последовательно соединенные источник информации и второй регистр сдвига, последовательно соединенные элемент И, счетчик числа переданных бит, дешифратор числа переданных бит, D-триггер формирования. импульса синхронизации и четвертый блок задержки, последова1510105 тельно соединенные второй формирователь коротких импульсов, первый делитель частоты и мультиплексор, выход которого подключен к входу второго формирователя коротких импульсов, вход усилителя подключен к линии связи, выход формирователя прямоугольных импульсов соединен с установочным входом счетчика тактовых импульсов, . с тактовым входом первого регистра сдвига и с первыми входами триггера значения бита и триггера синхронизации, первый и второй выходы дешифратора длительности входных импульсов |5 подключены соответственно к второму входу триггера значения бита и к второму входу триггера синхронизации, выход второго блока задержки соединен с информационным входом первого ре- 20 гистра сдвига, выход первого блока задержки подключен к вторым входам буферного регистра и блока потребителя информации, выход строба сопровождения данных соединен с установочными '5 входами второго регистра сдвига и счетчика числа переданных.бит, выход элемента И подключен к тактовому входу второго регистра сдвига, выход которого соединен с первым управляю- зо щим входом мультиплексора, выход четвертого блока задержки подключен к первому входу элемента И и к второму, управляющему входу мультиплексора, выход которого соединен с вторым входом элемента И и с тактовым входом D-триггера формирования импульса синхронизации, информационный вход которого заземлен, а выход дешифратора числа переданных бит подключен к входу источника информации, отличающееся тем, что, с целью увеличения пропускной способности в полудуплексном режиме работы, введены первый и второй коммутаторы, блок контроля связи и второй, делитель частоты, причем выход тактового генератора подключен к счетному входу первого делителя частоты через первый коммутатор, выход мультиплексора соединен с линией связи через второй коммутатор, выход второго делителя частоты подключен к управляющим вхо,дам первого и второго коммутаторов I . ’ У и к установочным входам счетчика числа принятых бит и блока контроля связи, выход которого соединен с установочным входом второго делителя частоты, выход третьего блока задержки подключен к тактовому входу второго делителя частоты, а выход тактового генератора соединен с регулирующим входом блока контроля связи, выполненного в виде счетчика, счетный вход которого является регулирующим, а установочный вход - управляющим.

   Тз тз

   РГНГЯГЛ----Тз т₃ дп а

   Η π π π π π п п и л. οππππππππ’Γίήππππππππ