SU1501298A1 - Устройство дл приема дискретной информации - Google Patents

Abstract

Изобретение относитс  к технике передачи дискретной информации. Цель изобретени  - повышение помехоустойчивости. Устройство дл  приема дискретной информации содержит усилитель-ограничитель 8, блок 9 автоматической регулировки усилени  (АРУ), блок 10 выделени  адресного сигнала, блок АЦП 11, БЛОК 12 ФОРМИРОВАНИЯ, ТОЧЕК ОТСЧЕТА, ОПОРНЫЙ ГЕНЕРАТОР 13, ГЕНЕРАТОР 14 ПОЛЯ ГАЛУА, ПЕРЕМНОЖИТЕЛЬ 15 И БЛОК 16 БЫСТРОГО ПРЕОБРАЗОВАНИЯ (ББП) УОЛША. ЦЕЛЬ ДОСТИГАЕТСЯ ПУТЕМ ОБЕСПЕЧЕНИЯ ЦИФРОВОЙ ОБРАБОТКИ ПРИНИМАЕМОГО СИГНАЛА С ПОМОЩЬЮ КАНАЛА ОБРАБОТКИ, СОСТОЯЩЕГО ИЗ БЛОКА АРУ 9, блока АЦП 11, перемножител  15 и ББП 16. 1 з.п.ф-лы, 13 ил.

Description

ffoHOfl aSffarSff rtV (puP.Z

.315

ИзЬбретение относитс  к технике передачи дискретной информации и может использоватьс  при построении синхронных и асинхронных систем передачи дискретной информации.

Целью изобретени   вл етс  повышение помехоустойчивости путем цифровой обработки принимаемого сигнала

На фиг. 1 изображена структурна  электрическа  схема устройства дл  передачи дискретной информации; на фиг. 2 - схема устройства дл  приема дискретной информации; на фиг. 3 - блок быстрого преобразовани  Уолша-, на фиг. 4 - блока аналого-цифрового преобразовани ; на фиг. 5 - блок выделени  адресного Сигнала-,на фиг.6 - блок формировани  точек отсчета; на фиг. 7 - генератор пол  Галуа; на фиг. 8 - схема первого коммутатора; на фиг. 9 - формирователь управл ю- щьгх сигналов; на фиг. 10 - схема второго коммутатора; на фиг. 11 - решающее устройство; на фиг. 12 - вре менные диаграммы работы устройства; на фиг. 13 - временные диаграммы работЬ блока быстрого преобразовани  Уолша.

Устройство передачи дискретной информации содержит блок 1 пам ти, блок 2 записи, регистры 3, 4 сдвига , блоки 5, 6 сумматоров по модулю два, cyi METOp 7 по модулю два.

Устройство дл  приема дискретной информации содержит усилитель-ограничитель 8, блок 9 автоматической регулировки усилени  (АРУ), блок 10 выделени  адресного сигнала, блок 11 аналого-цифрового преобразовани  (АЦП)., блок 12 формировани  точек отсчета, опорньи1 генератор 13, генератор 14 пол  Галуа, перемножитель 15, блок 16 быстрого преобразовани  Уолша.

Блок 16 быстрого преобразовани  Уолша содержит счетчик 17, блок 18 элемер1тов ИЛИ, первый коммутатор 19, оперативные запоминающие устройства (ОЗУ) 20 и 21, формирователь 22 управл ющих сигналов, сумматор 23, второй коммутатор 24, решающее устройство 25.

Блок 11 ЛЦП г.оцерзкит АЦП 26, блок 27 сравнени , блок 28 разделени , сумматоры 29, 30, регистры 31-34 пам ти, блок 35 сравнени .

Блок 10 выделени  адресного сигнала содержит регистр 36 сдвига, сумматоры 37 и 38 по модулю два.

Блок 12 формировани  точек отсчета содержит блок 39 тактовой синхронизации , рециркул тор 40, ключ 41, регистр 42 сдвига, генератор 43 копии , перемножитель 44, счетчик 45

импульсов, блок 46 синхронизации по слову, сумматор 47 по модулю два, дешифратор 48, усредн ющий элемент 49, управл ющий элемент 50, блок 51 фазировани , управл емый делитель 52, генератор 53 сетки частот.

Генератор 14 пол  Галуа содержит триггер 54, сумматор 55 по модулю два, регистр 56 сдвига.

Первый коммутатор I9 содержит D- триггер 57.  чейки 58 коммутации.

Формирователь 22 управл ющ1{х сигналов содержит синхронизируемый генератор 59, делитель 60 частоты, дешифратор 61, дешифратор 62 итераций.

Второй коммутатор 24 содержит элемент НЕ 63, элементы И 64, 65, регистры 66., 67 пам ти,  чейку 68 коммутации, блок 69 инверсии.

Решающее устройство 25 содержит регистр 70 пам ти, ключи 71 и 72, регистр 73 пам ти, блок 74 сравнени , о

Устройство дл  приема дискретной информации работает следующим образом .

На передающей стороне (фиг. 1) сообщение в виде последовательности символов записываетс  в блок 1 пам - . Затем через блок 2 записи вводитьс  в первый регистр 3 сдвига с логической обратной св зью через блок 5 сумматоров по модулю два, где преобразуетс  в информационную последовательность сигналов. Информационна  последовательность суммируетс  по модулю два с адресной в .сумматоре 7. Соответствие фаз адресной последовательности относительно информационной устанавливаетс  путем занесени  начального кода во второй регистр 4 сдвига с обратной св зью через блок 6 в момент записи слова в первый регистр 3 сдвига.

На приемной стороне (фиг. 2) из суммарной последовательности, прошедшей усилитель-ограничитель 8, с помощью блока 10 (фиг. 5) выдел етс  адресна , котора  одновременно служит дл  синхронизации приемного устройства по словам. По адресным

сигналам и 6:ioKe 12 формировани  точек отсчета обеспечиваетс  формирование импульсов разметки по словам, синхронным по отношению к одноименным импульсам разметки передающего устройства. При этом производитс  выделение импульса синхронизации дешифратором 48 (фиг. 6), который через блок 51 осуществл ет грубое фазирование по слову путем установлени  управл емого делител  52 в соответствующее состо ние )|

Дл  этого выборка адресного сигнала с выхода блока 10 через ключ 41 г аписываетс  в первый разр д регистра 42 циркул тора. Затем вход регистра 42 закрываетс  и в течение F тактов (F - длительность адресного сигнала) . следующих с частотой F х f.

г

(где f - тактова  частота входного сигнала), осуществл етс  рециркул ци  выборки. Поскольку длина регистра 42 равна F - 1 разр дов, то в момент занесени  следующей выборки в первый разр д предыдуща  оказываетс  во втором разр де. Когда регистр 42 полностью заполнитс  выборками адресного сигнала, перва  выборка последний раз поступает на перемножитель 44 и исчезает, а в первый разр д заноситс  нова  выборка.

Сигнал копии формируетс  на выходе генератора 43. продвижение в котором осуществл етс  теми же тактовыми импульсами, что и в регистре 42, рециркул тора 40, Поэтому входно сигнал сжимаетс  во времени в F раз, а выборки скольз т относительно сигнала копии. За период адресного сигнала происходит совпадение фаз копии и выборок адресного сигнала. Коррел ционный интеграл вычисл етс  с помощью перемножител  44, счетчика 45 импульсов и дещифратора 48.

Импульсы синхронизации с выхода дещифратора 48 поступают на вход блока 51 фазировани  и обеспечивают режим установлени  синхронизма. Сигнал с вькода перемножител  44 поступает также на вход сумматора 47 блока 46 синхронизации по слову, где суммируетс  с сигналом, формируемым на выходе управл емого делител  52. Сигнал с выхода сумматора 47  вл етс  информацией дл  точного фазировани  и поддержани  синхронизма в блоке 46. В этом случае используетс  вс  информаци , заложенна  в адресном сигна

10

20

ле. Формирование дискриминационной характеристики осуществл етс  путем суммировани  по модулю два сигналов с вькода перемножител  44 и управл емого делител  52.

Вс кое рассогласование сигнала с выхода перемножител  44 относительно синфазного состо ни  дает преобладание того или иного знака. Этот факт используетс  дл  обеспечени  слежени  за фазой адресного сигнала. Если опорный сигнал отстает (опережает) от центра импульса, определ емого 15 последним битом адресного сигнала, то осуществл етс  изменение частоты на выходе элемента 50 путем добавлени  (исключени ) импульсов в исходную последовательность. Усредн ющий элемент 49 служит дл  исключени  вли ни  на точность синхронизации всех тактовых интервалов адресного сигнала , кроме последнего. Синхронизаци  по тактам осуществл етс  блоком 39 25 тактовой синхронизации по сигнала с выхода усилител -ограничител  8.

Сигналы с выхода блока 12 служат дл  продвижени  опорного генератора 12 и генератора 14 пол  Галуа. При этом обеспечиваетс  установка генераторов 13, 14 в начальное состо ние (сигналами с выхода делител  52) и продвижение информации в регистрах генераторов 13, 14. Импульсы тактовой синхронизации задают также интервал , интегрировани  в блоке 11 АЦП.

Обработка сигнала осуществл етс  путем аналого-цифрового преобразовани . Входной сигнал (фиг. 12а) через блок 9 АРУ поступает на вход АЦП 26 блока 11 (фиг. 4), где преобразуетс  в цифровой вид (фиг. 125). Дл  определени  пол рности сигнала служит блок 27 сравнени . Код с выхода 45 АЦП 26 сравниваетс  с пороговым числом, соответствующим среднему значению динамического диапазона блока 9 АРУ. В случае превьшени  кодом порогового числа на выходе блока 27 сравнени  формируетс  единичный потенциал . В противном случае потенциал на выходе блока 27 - нулевой. Последовательности кодов отсчетов с выходов блока 28 разделени  (фиг. 12б,г) gg обрабатываютс  интегратором, выполненным по двухпол рной схеме. Интегрирование осуществл етс  путем суммировани  отсчетов с учетом их знака, причем интервалом интегрировани   в30

35

40

50

л етс  период тактовых пмпульсоп с выхода блока 12. Положительные огсче ты в виде кодов поступают на вход сумматора 29, где в первый момент суммируютс  с нулевым кодом. Полученна  сумма через регистр 31 записи и регистр 33 подаетс  на второй вход сумматора 29 и складываетс  (фиг.12а со значением последующего отсчета и т.д. Таким образом производитс  суммирование положительных отсчетов с накоплением. Операци  суммировани  с накоплением отрицательных отсчетов (фиг. 12е) ос пцествл етс  во втором плече иптегратора (элементы 30, 32, 34). Результаты суммировани  положительных и отрицательных отсчетов сравниваютс  в элемеггге 35. В результате формируетс  восстановленны нормированный сигнал информационной последовательности (фиг. 12).

Последовательность с выхода блока 11 умножаетс  в перемножителе 15 на адрес ую последовательность, синфагз- но формируемую опорным генератором 13 (фиг. 2). В результате из объединенной выдел етс  информационна  последовательность символов, котора  поступает на вход блока 16 быстрого преобразовани  Уолша. В зависимости от фазового сдвига каждого слона ин- формационноГ последовательности на выходе блока 16 формируютс  коз Ьфи- циенты преобразовани , несущие информацию о передаваемом сообщении.

Процесс выделени  сообщени  заключаетс  в приведении М-последова- тельности к функции Уолша и затем применении преобразовани  Уолша.При- вег;ение обрабатываемой последовательности к функции Уолша обеспечиваетс  перестановками символов М-после- довательности в соответствии с адресами , задаваемыми генератором 14 пол  Галуа, и добавлением нулевоГ компонент, с адресом 000.

Преобразование Уолша заключаетс  в определении номера функции олша из упор доченной матрицы Адамара. Номер функции однозначно определ ет пнформациошше содержание передаваемого сообщени , закодированного в М-последовательности.

Последовательность i-ro слова поступает t(a вход коммутатора 19 (фиг.З блока 16 быстрого преобразовани  Уолша. Обр;1ботка слова по алгоритму быстрого преобразовани  сопровожда0

5

0

5

0

5

0

5

0

5

етс  формированием управл ющих сиг- на.чов в блоке 22, Пмпульсы тактовой частоты Г с выхода блока 12 (Ьормиро- вани  точек отсчета устанавливают в исходное состо ние генератор 59 (фиг. 9), чем обеспечиваетс  прив зка выходноС) последовательности (с частотой следовани  8 Г) к фазе синхронизирующих сигналов (f ), С помощью дел 1тел  60, дешифратора 61 и дешифратора 62 итераций формируютс  управл ющие сигналы (фиг. ), пеобходпмые дл  работы блока 16 быстрого преобразовани  Уолша.

Под возде и: T jueNi синхронизированных (по слову и такту) сигналов (фиг. 136) с в г-:ода формировател  22 через триггер 57 (4)иг . 8) осущос П  - етс  (с помощью 14(.ер; )8 коммутацигО подключение вьгког,:; олоь л 1 AFIII к информационноку 1)ЗУ 20 и посимвольна  saiiuci. ((mi . ГЗЬ) слог2а в соответствии с цресст, задаваемым (синхронным) еиерач ором 14 поп  Галуа. При поступлении i+1 слова запись осуществл в с  в ОЗУ 21. В это :.ке врем  осущест1;(л етс  обработка i-ro слова. 1апример, при длрггельпос- ти кодового слова 511 элементарных символов осущест} л етс  дев ть ите- обработки. На первой итерации из ( ЗУ 20 считываетс  символ (фиг.13д

) ., записанный в  чейку с адресом 000. Адрес задаетс  счетчиком 17.Это (5 по сигналу записи с выхода элемента 64 И (фиг. 10) поступает в регистр 66 пам ти коммутатора 24. Затем считываетс  содержимое  чейки с адресом 256. Этот адрес формируетс  спедую1Щ-1м образом. Счетчик 17 формирует число 000, которое сум.1ирует- с  в блоке 18 с числом 256 (с выхода блока 22), представленным в двоичном коде. Далее по сигпалу записи через элемент 65 И обеспечиваетс  аналогична  операци  перевода содержимого  чейки ОЗУ 20 с адресом 256 в регистр 67.

При этом сигнал разрешени  записи в регистр 67 инвертируетс  в элементе НЕ 63. В сумматоре 23 осуш.ест- вл етс  операци  суммировани  чисел, наход щихс  в регистрах 66 и 67. При этом блок 69 инверсии пропускает число с выхода регистра 67 на вход сумматора 23 без изменени . Это обес-- печиваетс  подачей нулевого кода с

выхода ле1Ш фратора (S2 итерацш на вход блока 69,

Cyr-iMa чисел заноситс  в  чейку 000 ОЗУ 20, затем над числами регистров 66, 67 производитс  операци  вычитани . Вычитаемое число X: с выхода регистра 67 инвертируетс  в блоке 69 по модулю 1. Эта операци  представд етс  в виде 1 X: (j - адрес числа) и реализуетс  в блоке 69 с помощью сумматора, элемента ИЛИ и блока элементов ИСКЛЮЧАКХЦЕЕ ИЛИ, Число 1 в инверсном коде поступает на сумматор блока 69 с выхода дешифратора 62 итераций, а число X; с выхода регистра 67. Разность чисел

записанных в регистры 66, 67 с помощью  чейки 68 коммутации, заноситс  в ОЗУ 20 по адресу 256,

На следующем такте обработки (фиг. 13а) на выходе счетчика 17 Формируетс  адрес 001. Далее повтор ютс  описанные операции и т.д. При по влении числа 511 (в двоичном коде ) на выходе блока 18 производитс  установка счетчика 17 в это состо ние . Установка осуществл етс  по сигналу дешифратора 62 итераций (фиг. 13 к).

Алгоритм обработки на первой итерации записываетс  в следующем виде:

000 256 000

оо( оо(

000 256 256

001

- X

251

где X - - результат обработки.

На второй итерации производ тс  аналогичные действи  над символами iXj, записанными в ОЗУ 20. При этом дешифратор 62 итераций блока 22 задает режим управлени  второй итера- ции, т.е. к адресам, формируемым

117 455 f2-f

41

255

«55

где X - результат операций на второй

итерации.

На К-й итерацШ алгоритм управлени  определ етс  следующим образом: адреса счетчика 17 суммируютс  в блоке 18 с числом Лц 256/2 , установка счетчика 17 производитс  чеОдновременно с обработкой на дев той итерации решающее устройство 25 декодирует информацрпо (по методу максимального правдоподоби ), т.е. находит максимальный )ициент

J5S 5П 7SS

V Y -I Y 255 511

Установка счетчика 18 Конец итерации

счетчиком 17 прибавл етс  число 128. Символы Xj инвертируютс  в блоке 69 по модулю два (операци  2-Х;), а установка счетчика 17 производитс  в два раза чаще.

Процесс обработки на второй итерации записываетс  в виде:

«6 ser

.- X

594

: Х5„--Х

в

tet

Установка счетчика 1В Конец итерации

рез В 512/2 тактов обработки инверси  вычитаемого числа в блоке 69 осуществл етс  по модулю 2 и обеспечиваетс  операцией - Х. На последней, дев той, итерации

результаты БПУ (Yj ) определ ютс  сл ё- дующим образом

511

X

5м

SIO

5М

Установка

счетчика

18

Конец

итерации

55 преобразовани  Y: и его адрес, определ ющий прин тый информационный символ. Коэффициенты преобразовани  Yj последовательно поступают на вход блока 74 сравнени  (фиг.11)

11

и на вход рет пстра 70. В это же врем  в регистр 73 записываетс  соответствующий адрес j . Запись YJ и адреса j (фиг. 13k) в регистры 70, 73 производитс  в том случае, если Y. Y :.| , по сигналам с выхода ключей 71, 72. Разрешение записи определ етс  блоком 74 сравнени .

Таким образом, в конце обработки в регистре 70 содержитс  Y; в регистре 73 соответствующий адрес определ ющий прин тый информационный символ.

По окончании обработки i.-ro слова с помощью коммутатора 19 ОЗУ 20 подключаетс  к выхбдам блока 11 и производитс  запись i+2 слова, а i+1 слово, записанное в ОЗУ 21, обрабатываетс  по указанному алгоритму .

Формула и 3 о б р е т е } и  

Claims (2)

1 . ycTpoiicTBO дл  приема дискретной информации, содержащее последовательно соединенные усилитель-ограничитель и блок выделени  адресного сигнала, а также блок формировани  точек отсчета, причем вход усилител -ограничител   вл етс  входом устройства , отличающеес   тем, что, с целью повышени , помехоустойчивости путем цифровой обработки принимаемого сигнала, введены последовательно соединенные блок автоматической регулировки усилени , блок аналого-цифрового преобразовани , перемножитель и блок быстрого преобразовани  У.олша, генератор пол  Г алуа и опорный генератор, выход которого подключен к второму входу перемножител , первый вход блока автоматической регулировки усилени  соединен с входом усилател -ограпичи- тел , выход которого подключен к первому -входу блока формировани  точек отсчета, выход блока выделени  адресного сигнала соединен с вторым входом блока формировани  точек отсчета , выход которого подключен к второму входу блока аналого-цифрово0129812

го преобразовани , к входу опорного генератора и к второму входу блока быстрого преобразовани  Уолща, выход блока аналого-цифрового преобразовани  соединен с вторым входом блока автоматической регулировки усилени , а выход генератора пол  Галуа подключен к третьему входу блока быстрого

1Q преобразовани  Уолша, выход которого  вл етс  выходом устройства.

2. Устройство по п. 1, о т л и - чающеес  тем, что блок быстрого преобразовани  Уолща содержит

|5 последовательно соединенные счетчик, блок элементов ИЛИ и первый коммутатор , последовательно соединенные формирователь управл ю1цих сигналов, сумматор и второй коммутатор, а так20 же первое и второе оперативные запоминающие устройства и решающее устройство, выход которого  вл етс  выходом блока быстрого преобразовани  Уолша, первый вход форми ювател 

25 управл ющих сигналов и второй и третий входы первого коммутатора  вл ютс  соответственно вторым, третьим и первым входами блока быстрого преобразовани  Уолша, первый и второй

3Q выходы первого коммутатора соединены с входами первого и второго оперативных запоминающих устройств, входы- выходр) первого коммутатора подключены к входам-выходам первого и второго оперативных запоминающих устройств и второго коммутатора и к первому входу решающего устройства, выход блока элементов ИЛИ соединен с первым входом счетчика, с вторым входом

35

0

решающего устройства и с вторым входом формировател  управл ющих сигналов , второй выход которого подключен к третьему входу решающего устройства , третий выход - к второму входу второго коммутатора, четвертый ход - к ёторому входу счетчика и п тый выход - к второму входу, блока элементов ИЛИ, третий выход первого коммутатора соединен с третьим входом формировател  управл ющих сигналов , а второй выход второго коммутатора подключен к второму входу сумматора .

0

Фиг.З

Физ.5

$49.6

Физ.7

ОтГСЧ

О ГС

и

61

SI

Фаз. 10

IS 18

Фиу.И

4