SU1467787A2

SU1467787A2 - Устройство дл приема многопозиционных сложных сигналов

Info

Publication number: SU1467787A2
Application number: SU874286262A
Authority: SU
Inventors: Виктор Авксеньтьевич Гайдаманчук; Виктор Дмитриевич Ушаков; Валерий Владимирович Барлабанов; Андрей Андреевич Паламарчук; Анатолий Илларионович Семенко
Original assignee: Предприятие П/Я Р-6028
Priority date: 1987-07-20
Filing date: 1987-07-20
Publication date: 1989-03-23

Abstract

Изобретение относитс к электросв зи. Цель изобретени - повышение качества приема путем обеспечени его контрол . Устройство содержит пороговый блок 1, регистр 2 сдвига, эл-ты 3 равнозначности, коммутатор 4, сумматор 5, инвертор 6, блок пам ти 7, компаратор 8, буферный регистр 9, инвертор 10, счетчик 11, г-р 12 тактовых импульсов, делитель 13, регистр 14 информации и блок оценки 15, состо щий из инвертора 16, сумматора 17, регистра 18 ошибки, дешифратора 19, эл-тов ИЛИ 20, 25, 28 и 31, эл-тов И 21, 22 и 30, счетчика-делител 23, делител 24, суммирую- ш.его счетчика 26, блоков сравнени 27 и 29 и регистра 32 оценки. Цель достигаетс введением блока оценки 15, который преобразует коды совпадений в коды несовпадений , обрабатывает их соответствующим образом и формирует сигналы веро тностной оценки качества приема дискретной информации. I ил. S

Description

Изобретение относится к электросвязи, может использоваться в системах передачи дискретных данных и является усовершенствованием изобретения по авт. св.

№ 853819.

Цель изобретения — повышение качества приема путем обеспечения его контроля.

На чертеже изображена структурная электрическая схема предлагаемого устройства.

Устройство содержит пороговый блок 1, регистр 2 сдвига, элементы 3 равнозначности, коммутатор 4, сумматор 5, инвертор 6, блок 7 памяти, компаратор 8, буферный регистр 9, инвертор 10, счетчик 11, генератор 12 тактовых импульсов, делитель 13, регистр 14 информации, блок 15 оценки, состоящий из инвертора 16, сумматора 17, регистра 18 ошибки, дешифратора 19, первого элемента ИЛИ 20, третьего элемента И 21, первого элемента И 22, счетчикаделителя 23, делителя 24, второго элемента ИЛИ 25, суммирующего счетчика 26, первого блока 27 сравнения, третьего элемента ИЛИ 28, второго блока 29 сравнения, второго элемента И 30, четвертого элемента ИЛИ 31 и регистра 32 оценки.

Устройство работает следующим образом.

Входной сигнал, несущий информацию, представляет собой многопозиционный биортогональный код длиной N, который при приеме декодируется с исправлением ошибок.

За период следования символов входного биортогонального кода с помощью порогового блока 1, регистра 2 сдвига, элементов 3 равнозначности, коммутатора 4 и сумматора 5 происходит сравнение принятого сигнала с каждым из опорных кодов, число совпадений между которыми в параллельном двоичном коде формируется на выходе сумматора 5. Выбор одного из опорных кодов, соответствующего максимуму функции взаимной корреляции с принятым сигналом, осуществляется инвертором 6, блоком 7 памяти и компаратором 8, выходным сигналом которого производится запись двоичного кода числа совпадений в блок 7 памяти, а также соответствующего информационного кода, поступающего со счетчика 11 через инвертор 10 в буферный регистр 9.

После окончания N тактов в буферном регистре 9 записан код, соответствующий максимуму взаимной корреляционной функции принятого сигнала и одного из опорных кодов. Эта комбинация считывается в регистр 14 информации сигналом, поступающим с делителя 13. В течение следующего цикла работы устройства, который длится время t=N· to, где t₀ — период тактовой частоты регистра 2 сдвига, информация с выхода регистра .14 поступает абоненту.

Одновременно с записью информационного кода в регистр 14 по сигналу де45 лителя 13 соответствующий двоичный параллельный код числа совпадений из блока 7 памяти поступает на входы блока 15. Блок 15 преобразует коды совпадений, посту5 пающие с выходов блока 7, в коды несовпадения, обрабатывает их соответствующим образом и формирует сигналы вероятностной оценки качества приема дискретной информации. На входы инвертора 16, ,θ являющиеся входами блока 15, поступают коды совпадения А. Сумматор 17 является М-разрядным сумматором, на одни входы которого с выходов инвертора 16 поступает первое слагаемое — проинвертированный код совпадения А, а на других до15 полнительных входах предварительно устанавливают М младших разрядов кода числа Ν+1, где N — разрядность принимаемого кода; М — минимальное количество разрядов, необходимое для представления числа Ν.

Таким образом, на выходе сумматора 17 формируется М-разрядный код несовпадения R

R=N—А, который по сигналу с выхода делителя 13 25 записывается в регистр 18.

Качество приема многопозиционных сложных сигналов характеризуется величиной частоты ошибок в принимаемой информации где по — количество ошибочно принятых информационных символов;

В — скорость передачи информации; Т — длительность цикла оценки.

Следовательно для выделения узлом оценки 35 заданных градаций качества N<?m, Not, причем No*ui < Νοίιι в соответствии с (1), необходимо фиксировать соответствующие п</, not Величина по при приеме многопозиционных сложных сигналов определяется 4θ количеством происшедших при приеме ошибочных декодирований. Учитывая, что вероятность ошибочного декодирования n Nf S- R

R’· (N—R)· 2^s (2) где R=j,..„ [N/4]; ]=!..., [N/4— 1];

S — количество разрешенных комбинаций, то, задавшись определенным значением j, исходя из возможности получения оценки за приемлемый по длительности цикл оценки, можно оценить количество несовпадений Z*, для которого ошибочное декодирование произойдет с наперед заданной вероятностью Q.

г - Q> 1 сад ^1δ(ΪΝ74Ϊ~Ι+ϊ’ f,· Qr)

Кроме того, ошибочные декодирования происходят при R=N с Q=l.

Дешифратор 19 осуществляет выбор кодов несовпадения для выбранного интервала значения R=j,..., [N/4] и R=N. Выводы дешифратора 19, соответствующие кодам несовпадения R=j,..., [N/4], соединены с входами элемента ИЛИ 20, выход дешифратора, соответствующий' R=N, соединен с входом элемента И 21. По сигналу с делителя 13 с выхода элемента И 22 сигналы поступают на вход счетчика-делителя 23, коэффициент которого K=Z*. На другой вход счетчика-делителя 23 поступают сигналы окончания цикла оценки с выхода делителя 24, устанавливающие счетчик-делитель 23 в нулевое состояние.

Сигналы окончания цикла оценки формируются делителем 24 путем деления входных сигналов, формируемых делителем 13, на заданный коэффициент деления, соответствующий длительности цикла оценки. Суммирующий счетчик 26 подсчитывает за цикл оценки количество © сигналов, формируемых счетчиком-делителем и элементом И 21, причем Θ — количество ошибочных декодирований за цикл оценки. В конце цикла оценки суммирующий счетчик устанавливается в нулевое состояние сигналом с выхода дополнительного делителя.

Так как при одном ошибочном декодировании происходит в среднем β ошибок в принимаемой информации, где β — среднее расстояние между информационными кодовыми комбинациями, то π,=β.· Θ. (3)

Учитывая (1) и (3), количество ошибочных декодирований, соответствующих заданным градациям качества Ν™ и ГЧ*ш, @ - ^N°‘' ^Т β = ^Ν°^ω· β· ^Т Μ )

Коды величин ©ι и ©₂, предварительно рассчитанные в соответствии с (4), устанавливаются на дополнительных входах первого 27 и второго 29 блоков сравнения. На другие входы этих блоков подается код числа Θ с выходов суммирующего счетчика 26. Выходы «О, «=» первого блока 27 сравнения соединены с входами элемента ИЛИ 28, выход «>» первого блока 27 сравнения и выход «<» второго блока 29 сравнения соединены с входами элемента И 30, а выходы «>» и «=» с входами элемента ИЛИ 31.

Элемент ИЛИ 28 формирует сигналы, 5 соответствующие оценке Νοω^Νίω. Элемент И 30 формирует сигналы, соответствующие оценке Nom^Nom^Nom. Элемент ИЛИ 31 формирует сигналы, соответствующие оценке Nom^Noui, которые по сигналу окончания 10 цикла оценки с выхода делителя 24 записываются в регистр 32 и поступают на выход блока 15.

Claims

Формула изобретения

15 Устройство для приема многопозиционных сложных сигналов по авт. св. № 853819, отличающееся тем, что, с целью повышения качества приема путем обеспечения контроля, введен блок оценки, состоящий из последовательно соединенных инвертора, сумма²θ тора, регистра ошибки, дешифратора и первого элемента ИЛИ, выход которого соединен с первым входом первого элемента И, выход которого соединен с первым входом счетчика-делителя^ выход которого 25 соединен с первым входом второго элемента ИЛИ, выход которого соединен с первым входом суммирующего счетчика, выходы которого соединены с входами первого и второго блоков сравнения, первый и второй выходы второго блока сравнения соединены 30 с входами четвертого элемента ИЛИ, а третий выход — с вторым входом второго элемента И, выходы третьего и четвертого элементов ИЛИ и второго элемента И соединены с соответствующими входами регистра оценки, выходы которого являются

35 выходами блока оценки, соответствующий выход дешифратора соединен с первым входом третьего элемента И, выход которого соединен с вторым входом второго элемента ИЛИ, причем вход делителя бло₄Q ка оценки, соответствующий вход регистра ошибки, вторые входы первого и третьего элементов И являются входом блока оценки и соединены с выходом делителя, выход делителя блока оценки соединен с управляющим входом регистра оценки и вто45 рыми входами суммирующего счетчика и счетчика-делителя, входы инвертора являются соответствующими входами блока оценки и соединены с выходами блока памяти, причем дополнительные входы сумматора, первого и второго блоков сравнения являются входами начальной установки.

Редактор Н. Тупица Заказ 1215/56 Составитель Н. Лазарева Техред И. Верес Корректор М. Шароши Тираж 627 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж—35, Раушская наб., д. 4/5

Производственно-издательский комбинат «Патент», г. Ужгород, ул. Гагарина, 101