SU1444750A1 - Устройство дл вычислени модул комплексного числа - Google Patents

Description

Изобретение относитс  к вычислительной технике и может быть использовано в специализированных вычислител х автономно или в качестве функционального расширител  в составе больших ЭВМ.

Цель изобретени  - сокращение аппаратных затрат за счет формировани  контрольных сигналов без использовани  контрольньк разр дов аргументов.

На чертеже изображена функциональна  схема предлагаемого устройства.

Устройство содержит первьй 1, второй 2 и третий 3 сумматоры, первый 4 и второй 5 коммутаторы, первый блок свертки по модулю три, блок 7 сумматоров по модулю два, второй блок 8 свертки по модулю три, сумматор 9 по модулю три, блок 10 сравнени , вход 11 первого аргумента, вход 12 второго аргумента, выход 13 модул  комплексного числа, контрольной выход 14 и выход 15 контрольных разр дов.

Устройство работает следующим образом .

Через вход 11 первого аргумента на входы первого слагаемого первого сумматора 1 и на вход первого слагаемого третьего сумматора 3 поступает п-разр дна  мантисса « пр мого кода действительной части комплексного числа (п - 1) старших разр дов и .младший разр д мантиссы w поступает также соответственно на вход второго слагаемого второго сумматора 2 со сдвигом на один разр д вправо и на первый информационньй вход второго коммутатора 5.

Через вход 12 второго аргумента на инверсньй вход второго операнда первого сумматора 1 и на вход первого слагаемого второго сумматора 2 поступает п-разр дна  мантисса b пр мого кода мнимой части комплексного числа, (п - 1) старших разр дов и младший разр д мантиссы b поступает соответственно на вход второго слагаемого третьего сумматора 3 со сдвигом на один разр д вправо и на второй информационньй вход второго коммутатора 5. При этом первый сумматор 1 вычисл ет разность кодов а.- Ь, знак (ЗН) которой с выхода первого сумматора 1 поступает на управл ющие входы перво го 4 и второго 5 коммутаторов. - Второй сумматор 2 определ ет сумму Ml мантиссы b со сдвинутой на один разр д вправо мантиссой а : М2 b + у а.

Третий сумматор 3 вычисл ет сумму М2 мантиссы а со сдвинутой на один разр д вправо мантиссой b ; М2

а + Y Ь.

Коды Ml и М2 с выходов второго 2 и третьего 3 сумматоров поступают на первьш и второй информационные входы первого коммутатора 4, кото- рьй транслирует на выход 13 устройства код Ml при ЗН 1 и код М2 при ЗН 0.

Второй коммутатор 5 транслирует на выход младший разр д мантиссы при ЗН 1 или мантиссы b при .

Дл  рычислений контрольных разр - Дов в КМ модул  комплексного числа М отметим, что

М1 mod 3 (b + - а) mod 3- (b - а) mod 3;

30

М2 mod 3 (а + -J b) mod 3 (а - b) mod 3 -М mod 3

Таким образом, контрольные разр ды КМ могут быть получены путем анализа разности кодов а - Ь. Дл  этого разность кодов а - b с выхода первого сумматора 1 поступает на вход второго блока 8 свертки по модулю три.

При: этом на выходе второго блока 8 свертки по модулю три вьфабаты- ваетс  контрольньш код КМ1 разности кодов а - Ь. Код КМ2 поступает на второй вход блока 7. На первьй вход блока 7 с выхода первого сумматора 1 поступает знак ЗН. При этом на выход блока 7 транслируетс  код Ш2 при.ЗН. О и код, равный КМ 2, при ЗН 1.

На входы сумматора 9 по модулю три поступают код с выхода блока 7 и тер емый младший разр д о или b с выхода второго коммутатора 5. Полученные на выходе сумматора 9 по модулю три контрольные разр ды КМ модул  комплексного числа М поступают на выход 15 контрольных разр дов устройства, а также на один из входов блока 10 сравнени . На другой вход блока 10 сравнени  приход т

ного числа М.

Блок 10 сравнени  сравнивает контрольные разр ды модул  комплексного

бами, и вырабатывает сигнал контрол , свидетельствующий о правильности функционировани  устройства.

Claims (1)

1. УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ МОДУЛЯ КОМПЛЕКСНОГО ЧИСЛА, содержащее три сумматора, два коммутатора, первый блок свертки по модулю три, блок сумматоров по модулю два, сумматор по модулю три, причем вход первого аргумента устройства соединен с входом первого слагаемого первого сумматора, инверсный вход второго слагаемого которого соединен с входом второго аргумента устройства, входы второго и первого аргументов устройства соединены с входами первых слагаемых соответственно второго и третьего сумматоров непосредственно и со сдвигом на один разряд в сторону младших разрядов с входами вторых слагаемых третьего и второго сумматоров соответственно, выходы второго и третьего сумматоров соединены с первым и вторым информационными входами первого коммутатора соответственно, управляющий вход которого соединен с выходом знакового разряда первого сумматора и с управляющим входом второго коммутатора, первый и второй информационные входы которого соединены с младшими разрядами входов первого и второго аргументов устройства соответственно, выход первого коммутатора соединен с входом первого блока свертки по модулю три и является выходом модуля комплексного числа устройства, выход знакового разряда первого сумматора соединен с первым входом блока сумматоров по модулю два, отличающееся тем, что, с целью сокращения аппаратных затрат за счет формирования контрольных сигналов без' использования контрольных разрядов аргументов, устройство содержит второй блок свертки по модулю три и блок сравнения, причем информационный выход первого сумматора соединен с входом второго блока свертки по модулю три, выход которого соединен с вторым входом блока сумматоров по модулю два, выход которого соединен с первым входом сумматора по модулю три, второй вход которого соединен с выходом второго коммутатора, выход сумматора по модулю три является выходом контрольных разрядов устройства и соединен с первым информационным входом блока сравнения, второй информационный вход которого соединен с выходом перйого блока свертки по модулю три, выход признака равенства блока сравнения является контрольным выходом устройства.

   SU „ 1444750