SU1016779A1 - Вычислительное устройство - Google Patents

Abstract

ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее блок умножени , сумматор, регистр аргумента и регистр промежуточного результата, отличающеес  тем, что, с целью повышени  быстродействи  и расширени  функциональных возможностей его путем обеспечени  возможности вычислени  h функций5- А-Х:ч В- м5„ Ц1л-Х, , в него введены первый и второй буферные регистры, первый и второй коммутаторы ;11рич м установочные входы первого и второго буферных регистров  вл ютс  соответственно входами первого и второго коэффициентов устройства, управл ющие входы первого и второго коммутаторов  вл ютс  соответственно первым и вторым управл ющими входами устройства, установочные входы регистра аргумента  вл ютс  группой входов. apryMeMta устройства, выходы первого буферного регистра соединены с первой группой информационных входов первого коммутатора, выходы которого соединены с первой группой входов сумматора, втора  группа входов которого подключена к выходгил блока умножени , а выходу сумматора  вл ютс  (Л группой выходов устройства, и соединены с установочньши входами регистра промежуточного результата, выходы которого соединены со вторыми группами входов первого и второго коммутато- ров,причем перва  группа входов второго коммутатора подключена к выходам второго буферного регистра, а выходы второго коммутатора соединены с первой группой входов блока умнокени , о: втора  группа входов которого подклю-. чена к выходам регистра аргумента. sj « со

Description

Изобретение относитс  к вычислительной технике и может быть исполь зовано в цифровых вычислительных ма шинах и системах дл  получени  знач . НИИ функций + В-, SY, LIA. . в в .:. ... +в х в Известно устройство дл  вычислен значени  полинома т-ой степени, со; держащее устройство управлени , три сдвигающих регистра, четыре элемент И, счетчик переносов и сумматор 1 Недостатками известного устройст ва  вл ютс  невозможность вычислени п величины 5 -Z,А.Х.а также низкое быстродействие при формировании зна чений полинома т-ой степени и выражени  S -sA-X +B.. Известно множительно-накопительное устройство содержащее блок умно жени , приемные регистры операндов, накопитель и отклон каций блок 2. Такое устройство позвол ет полуп чать значени  S IZ1 А-Х. однако не п может быть использовано дл  вычисле ни  значений полиномов и Выражени  , т.е. обладает узкими фун циональными возможност ми. Наиболее близким к предлагаемому  вл етс  устройство дл  вычислени  суммы степенного р да. В схеме устройства имеетс  операционный блок дл  выполнени  операций умножени  и - суммировани , регистры аргумента и промежуточного результата, а также сдвигова  пам ть дл  хранени  значений коэффициентов . Такое устройство характеризуетс  низким быстродействием, поскольку дл  вычислени  полинома п-й степени сначала происходит формирование членов полинома, а затем выполн етс  их суммирование. Дл  получени  i-ro чле на устройством вычисл етс  произведе ние Х X (где X - аргумент) , а затем происходит умножение коэффициента А J. на i-ую степень аргумента , т.е X. -Врем  формировани  результата в этом случае t nty + tTH)-tc Я® врем  умножени  двух операндов, ty врем  сложени  двух операндов. Кроме того, прототип обладает узкими функциональными возможност ми, так как не позвол ет вычисл ть значе НИН функций 5- А.X... и .. 1111 J-/I Цель изобретени  - повышение быст родействи  и расположение функциональных возможностей путем обеспечени  возможности вычислени  функций Vп 5.,..Б, и S.IIlAiX.. Поставленна  цель достигаетс  тем, что в вычислительное устройство, содержащее блок умножени , сумматор, регистр аргумента и регистр промежуточного , результата, введены первый и второй буферные регистры, первый и второй коммутаторы, причем установочные входы первого и второго буферных регистров  вл ютс  соответственно входами первого и второго коэффициентов устройства, управл ющие входы первого и второго коммутаторов  вл ютс  соответственно первым и вторым управл ющими входами устройства, установочные входы регистра аргумен .та  вл ютс  группой входов аргумента устройства, выходы первого буферного регистра соединены с первой группой информационных входов первого коммутатора , выходы которого соединены с первой группой входов сумматора, втора  группа входов которого подключена к выходам блока умножени , а выходы сумматора  вл ютс  группой выходов устройства и соединены с установочными входами регистра промежуточного результата, выходы которого соединены с вторыми группами входов первого и второго коммутаторов, причем перва  группа входов второго коммутатора подключена к выходам второго буферного регистра, а выходы второго коммутатора соединены .с первой группой вхо- . дов блока умножени , втора  группа входов которого подключена к выходам регистра аргумента. На чертеже представлена структурна  схема устройства. Вычислительное устройство содержит первый буферный регистр 1, регистр 2 аргумента и второй буферный регистр 3. Входы 4.-4 первого коэффициента подключены к установочным входам регистра 1, входы . аргумента - к установочным входам регистра 2, а входы 6-,-б второго коэффициента - к установочным входам регистра 3. В состав устройства также вход т регистр 7 промежуточного результата , первый коммутатор 8, второй коммутатор 9, блок 10 умножени  и сумматор И, выходы которого  вл ютс  выходами устройства, и к ним подключены входы регистра 7. К управл всадему входу коммутатора 8 подсоединен первый вход 13 управлени , а к управл ющему входу коммутатора 9 - второй вход 14 управлени . Выходы регистра 1 соединены с первой группой входов коммутатора 8, выходы которого подключены к первой группе входов сумматора 11, втора  группа входов сумматора 11 соединена с выходами блока 10 умножени , перва  группа входов которого подключена к выходам регистра 2, а втора.  группа входов - к выходам KONMyTaTopa 9. Перва  группа входов кок  утатора 9 соединена с выходами регистра 3, а втора  группа входов --с второй группой входов коммутатора 8 и выходами регистра 7.

Регистры 1 2, 3 и 7 представл ют 5 собой т-разр дные регистры (где т-разр дность поступающих операндов) -с параллельной записью и выдачей информации . Входы управлени  записью информации в эти регистры на чертеже условЧО во не показаны.

-.

Блок 10 умножени  предназначен дл  перемножени  т-разр дных двоичных операндов. Сумматор 11 - это т-разр дный паралл,ельный сумматор комОинационного типа.

Вычислительное устройство может работать в одном из трех режимов, зараваемых потенциальными логическими сигналами на входах 13 и 14. В каждом режиме вычисл етс  значение функции в соответствии с приводимой ниже таблицей режимов работы.

Вход

Режим работы

13

О 1 О

1 2 3 в таблице прин ты следующие обозначени : S и S - результат вычисле ний,. В и А - соответственно первый и второй коэффициенты, X.- аргумент. Кроме того, поскольку в режиме 3 реализуетс  алгоЁ итм (схема) Горнера устройством можно вычисл ть значени  полинома следующего вида (если Х 2 п-1 ..;e ... , Х+&„-Е:В-Х - Рассмотрим работу вычислительного устройства последовательно во всех трех режимах. Дл  задани  режима 1 на входах 13 и .14 устанавливаютс  потенциальные сигналы уровн  логического нул . Ком мутаторы 8 и 9 по этим сигналам подгключают к выходам первые группы своих входов. Таким образом, выходы регистра 1 через коммутатор 8 подключа ютс  к.первой группе входов сумматора 11 , а выходы регистра 3 - к перво группе входов блока 10 множени  через коммутатор 9. Регист1мл 1,2 и 3 устанавливаютс  в нулевое состо ние. На входы , 6 4-6„поступают двоичные коды величины соответственно первого Коэффициента В, аргумента Х и второго коэффициента А. Запись указанных величин соответств нно в регистры 1,2 и 3 осуществВычисл ема  функци 

S,A.X.+B

,..,..

S (... (.i.({0 )Х,Ч-В2)Х±.. +В.)Х,+ ...+В„.)Х„+В„ л етс  при каждом 1-ом синхронизирующем сигнале, поступающем на входы разрешени  записи информации регистрой . После приема информации в регистры устройства блок 10 умножени . Формирует произведение , ста1 аие m разр дов которого поступают на входы cyhtttaTOpa 11. Последний осуществл ет вычисление суммы , котора  в данном режиме  вл етс  окончательным результатом и устанавливаетс  на выходах 12-12 устройства. Перед началом работы устройства в режиме 2 регистры 2,3 и 7 устанавливаютс  в нулевое состо ние, а на вход 13 подаетс  потенциальный сигнал уровн  логической единицы, на входе 14 остаетс  сигнал уровн  логического рул . Сигнал логической единицы Пере/ключает ком «утатор 8 таким образом, что выходы р егистра 7 оказываютс  подключенными к входам сумматора 11. Работа устройства в этом режиме начинаетс  с момента поступлени  синхронизирующих сигналов на входы разрешени  записи информации регистров 2,3 и 7. При этом в регистр 2 с входом поступает величина Х, а с входов регистр 3 - величина А. После приема величин в регистры 2 и 3 блок 10 умножени  осуществл ет перемножение содержимого этих регистров и формирует на своих выходах т-разр дный двоичный код величины .i Сумматор 11 выполн ет сложение двоичных кодов на выходах

блока 10 умножени  и регистра 7, причем результат этого сложени  по каждому 1-му синхронизирующему сигналу записываетс  в регистр 1. Таким образом , после п тактов вычислений на выхсщах 12-,-12 устройства формируетс  п

величина5„ Г11 А.Х- jTi 1 1

При вычислени х в режиме 3 перед началом работы устройства производитс  установка в нулевое состо ние регистров 1, 2 и 7. Кроме того, на входе 13 устанавливаетс  Потенциальный сигнал уровн  логического нул , а на входе 14 - потенциальный сигнал уровн  логической единицы. Этими сигналами обеспечиваетс  подключение выходов регистра 1 через коммутатор 8 к входам сумматора 11 и выходов регистра 7 через коммутатор 9 к входам блока 10 умножени . По каждому i-му синхронизирующему сигналу с входов и регистры 1 и 2 соответственно записываютс  величины В и Х. Блок 10 умножени , выполн ет перемножение содержимого регистров 2 и 7, В свою очередь, сумматор 11 осуществл ет сложение содержимого регистра 1 и произведени , которое вычисл етс  блоком 10 умножени . Вычисленна  сумма по каждому i-му синхронизирующему сигналу записываетс  в регистр 7. После выполнени  тактов вычислений на выходах устройства получаем величину

Sn444i°-V)))Hi--- B i )V%

в режиме 3 устройством также реализируетс  алгоритм (схема) Горнера. Позтому если на входах 5 +5 величина аргумента будет измен тьс  от такта к такту (т.е... . то после выполнени  (п+1)-го такта вычислений на выходах будет получено значение полинома п-ой степени . При этом затраченное врем  составит i:3,)) .

По сравнению с известным, предлагаемое устройство обладает более высоким быстродействием, а также возможностью вычислени  функций

п 5. Л.Х + В, и

М

J,0,

Sn,

/Jo

«/«-:- -5

Claims (1)

1. ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее блок умножения, сумматор, ^регистр аргумента и регистр промежуточного результата, отличающееся тем, что, с целью повышения быстродействия и расширения функциональных возможностей его путем обеспечения возможности вычисления η

   функцийЗ--А-Х^ + В*· и 5_П в него введены первый и второй буферные ’регистры, первый и второй коммутаторы, {причем установочные входы первого и второго буферных регистров являются соответственно входами первого и второго коэффициентов устройства, управляющие входы первого и второго коммутаторов являются соответственно первым и вторым управляющими входами устройства, установочные входы регистра аргумента являются группой входов, аргумента устройства, выходы первого буферного регистра соединены с первой группой информационных входов первого коммутатора, выходы которого соединены с первой группой входов сумматора, вторая группа входов которого подключена к выходам блока умно-ф жения, а выходу сумматора являются _; 7 группой выходов устройства, и соедине-1 ны с установочными входами регистра промежуточного результата, выходы которого соединены со вторыми группами входов первого и второго коммутаторов, причем первая группа входов второго коммутатора подключена к выходам второго буферного регистра, а выходы второго коммутатора соединены с первой группой входов блока умножения, вторая группа входов которого подключена к выходам регистра аргумента.

   „1016779 >